Astera Labs stellt CXL 2.0 & PCIe 5.0 Lösungen vor: Latenz senken, heterogenes Computing ermöglichen

Der fabless Halbleiter-Startup Astera Labs hat speziell entwickelte CXL 2.0 und PCIe 5.0 Konnektivitätslösungen angekündigt, die heterogene Compute-Architekturen freisetzen und latenzempfindliche Workloads in Rechenzentren adressieren sollen. Die neuen Lösungen zielen auf systemweite Performance-Flaschenhälse in datenzentrischen Anwendungen ab.

Mit dem Datenwachstum und spezialisierten Workloads wie KI und Machine Learning müssen speziell gebaute Beschleuniger Seite an Seite mit General-Purpose-CPUs auf demselben Board oder Rack arbeiten und einen vereinheitlichten Speicherraum teilen. CXL 2.0 Interconnect ist essenziell für die Schaffung cache-kohärenter Topologien.

Das erste Produkt im Portfolio ist die Aries Compute Express Link (CXL 2.0) Smart Retimer Familie (PT5161LX, PT5081LX), die Low-Latency CXL.io Konnektivität liefert. Diese Geräte befinden sich derzeit im Sampling bei strategischen Kunden. CEO Jitendra Mohan sagte: „Durch die Expansion in das CXL-Ökosystem macht Astera Labs einen weiteren großen Sprung, um zweckgebundene Lösungen bereitzustellen, die komplexes heterogenes Computing und komponierbare disaggregierte Systemtopologien ermöglichen.“

Die CXL 2.0 Spezifikation, im November 2020 vom CXL Consortium veröffentlicht, erweitert den offenen, industriellen Standard-Interconnect um Cache-Kohärenz und Speichersemantik. Neue Features umfassen Switching für Fan-out zur Unterstützung mehrerer Geräte, Memory Pooling für höhere Auslastung und On-Demand-Kapazität sowie Persistent Memory Support – alles bei voller Abwärtskompatibilität zu CXL 1.1 und 1.0.

Barry McAuliffe, Präsident des CXL Consortium, bemerkte: „Als frühes CXL Consortium-Mitglied hat Astera Labs seine Konnektivitäts-Expertise eingebracht, um den CXL-Standard voranzutreiben. Es ist großartig, die erste CXL-Silizium-Implementierung auf den Markt kommen zu sehen, die ein schnell wachsendes CXL-Ökosystem unterstützt.“

Neue PCIe 5.0 Lösungen in Zusammenarbeit mit Intel

Astera Labs kündigte einen neuen Low-Latency-Modus in seinem Aries Smart Retimer Portfolio für PCIe-Konnektivität mit Intel Xeon Scalable Prozessoren an. In Partnerschaft mit Intel entwickelt, reduziert dieser Modus die PCIe Link-Latenz auf unter 10 ns und steigert die Performance in datenzentrischen Workloads. Astera Labs behauptet, der erste Anbieter zu sein, der robuste PCIe 5.0 Interoperabilität mit Intels Sapphire Rapids Xeon Scalable Plattform demonstriert.

Ein neues Plug-and-Play Smart Retimer Add-in-Card, Equinox, wurde ebenfalls eingeführt. In Zusammenarbeit mit Intel entwickelt, vereinfachen die Karte und ihre zweckgebaute Firmware die Erstellung von PCIe 5.0-fähigen Systemen mit Intels neuesten Xeon Scalable Prozessoren und markieren Astera Labs’ Wandel hin zu benutzerfreundlichen, Plug-and-Play-Boards, die komplexe Systemtopologie-Bereitstellung beschleunigen.

„PCIe Gen5 und CXL sind fundamentale Technologien für heterogene Compute-Workloads und Rechenzentrumsarchitekturen heute und morgen“, sagte Zane Ball, Intel Corporate VP und General Manager für Data Center Engineering und Architecture. „Intel arbeitet mit Ökosystem-Führern wie Astera Labs zusammen, um PCIe und CXL Interconnect-Latenz auf kommenden Intel Xeon Scalable Plattformen, einschließlich Sapphire Rapids, signifikant zu reduzieren.“

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