Optimierung der Programmierung für kondensatorlose 1T-DRAM mit Dual-Gate-TFET-Technologie

Zusammenfassung

Große Kondensatorvolumen und erhöhte Leckströme in konventionellen Ein-Transistor-Ein-Kondensator (1T-1C) DRAM-Zellen behindern weitere Skalierung. Der Tunnel-Feldeffekttransistor (TFET) mit seinem ultra-niedrigen Off-State-Leckstrom und steilem Subthreshold-Swing ist eine vielversprechende Alternative. Diese Studie stellt eine kondensatorlose 1T-DRAM-Architektur vor, die einen Dual-Gate-TFET (DG-TFET) einsetzt. Das Dual-Gate-Design trennt Schreib- und Lesefunktionen, was überlegene Leistung ermöglicht: eine Haltezeit (RT) über 2 s und minimale Temperatursensitivität. Mittels Silvaco-Atlas-Simulationen entwickeln wir eine systematische Programmieroptimierungsstrategie, die das Lesen-1/Lesen-0-Stromverhältnis (bis zu 10⁷) maximiert bei Erhalt langer Haltezeit, wodurch Refresh-Rate und dynamischer Stromverbrauch reduziert werden.

Hintergrund

Dynamischer Random-Access-Speicher (DRAM) ist zu einer wesentlichen Komponente in mobilen und Computingsystemen geworden [1-3]. Doch mit schrumpfenden Gerätegeometrien beanspruchen die Kondensatoren in konventionellen 1T-1C-DRAM-Zellen einen großen Bruchteil der Gerätefläche, was weitere Skalierung behindert. Eine vielversprechende Alternative ist die kondensatorlose 1T-DRAM, die auf einem Floating-Gate-Transistor basiert. Dieser Ansatz kann höhere Packungsdichte liefern [4], leidet aber unter temperaturabhängigen Leseströmen, da Ladungstransport während des Auslesens auf thermionischer Emission beruht, was zu einem Subthreshold-Swing über 60 mV/dec und erhöhtem Leckstrom führt [5-9].

TFETs, die via Band-zu-Band-Tunneln (BTBT) leiten, bieten Sub-60 mV/dec SS, ultra-niedrigen Off-State-Leckstrom und schwache Temperaturabhängigkeit [10-14]. Ihr hohes I_on/I_off-Verhältnis macht sie attraktiv als Kerntransistor in einer DRAM-Zelle [15]. Eine Dual-Gate-TFET (DG-TFET) DRAM wurde vorgeschlagen, wo der Schreibvorgang Ladung durch BTBT an der Drain-Seite unter Gate 2 speichert, während der Lesevorgang Strom via BTBT an der Source-Seite unter Gate 1 extrahiert [16-18]. Obwohl frühere Studien RT-Werte über 64 ms und reduzierte Temperatursensitivität demonstrierten, bleibt das Lesen-1/Lesen-0-Stromverhältnis suboptimal aufgrund nicht-idealere Programmierbedingungen.

Wir präsentieren daher eine detaillierte Programmieroptimierungsrichtlinie für die DG-TFET-DRAM, nutzend Silvaco-Atlas-Simulationen zur Identifikation optimaler Biasing für Schreib-, Halte- und Lesestufen. Die optimierten Bedingungen liefern ein Lesen-1/Lesen-0-Stromverhältnis von 10⁷ und eine RT über 2 s, während der Lesen-0-Strom und Gesamtstromverbrauch signifikant gesenkt werden.

Methoden

Die untersuchte DG-TFET-Struktur ist in Abb. 1 illustriert. Source (P⁺) und Drain (N⁺) Dotierungskonzentrationen betragen 1 × 10²⁰ cm⁻³. Der intrinsische Kanal ist in Gate 1 (N⁺ Polysilizium) und Gate 2 (P⁺ Polysilizium) mit 50 nm Spalt aufgeteilt. Gate 2 bildet einen tiefen physikalischen Well, der Löcher speichert, während Gate 1 eine niedrig-Loch-Konzentrations-Unterlapp-Region sicherstellt, um das Auslesen zu erleichtern. Geräteparameter: Bulk-Si-Dicke 20 nm; Gate-1-Länge 400 nm; Gate-2-Länge 200 nm; Gate-Oxid-Dicke 3 nm.

Die Simulation nutzt Silvaco-Atlas mit dem Nicht-Lokalen BTBT-Modell [19] und Parametern, kalibriert an Experimentaldaten [20]. Shockley-Read-Hall-Rekombination, Fermi-Statistik und feldabhängige Mobilität sind inkludiert. Elektronen- und Lochlebensdauern sind auf 100 ns gesetzt, Standardtemperatur 300 K.

Ergebnisse und Diskussion

Schreiboperation

Während einer Schreib-1-Operation hebt ein negativer Bias an Gate 2 die Kanalbänder unter dem Gate an, verengt die BTBT-Barriere zwischen Kanal und Drain. Dies fördert Elektronentunneln zum Drain, entleert den Kanal unter Gate 2 vollständig und hinterlässt einen tiefen Potenzialwell, der die generierten Löcher einfängt. Eine nachfolgende Schreib-0-Operation wendet positiven Bias an Gate 2 an, wodurch die gespeicherten Löcher an der Drain-Seite rekombinieren. Die optimale negative Bias-Größe beträgt -1,3 V für Schreib-1 und +1,3 V für Schreib-0, da höhere Absolutspannungen BTBT sättigen und keine weitere Verbesserung der Lochakkumulation bringen.

Halteoperation

Nach dem Schreiben wird die Zelle bei einem kleinen negativen Bias an Gate 2 (-0,2 V) gehalten, um den Potenzialwell zu vertiefen und Lochrekombination während eines Halte-1-Intervalls zu unterdrücken. Ein negativer Bias während Halte-0 würde unbeabsichtigt die Tunnelbarriere nahe dem Drain senken, Rekombination beschleunigen und den 0-Zustand degradieren. Somit ist -0,2 V der optimale Haltebias für beide Zustände.

Leseoperation

Das Lesen erfolgt mit einem Drain-Bias von 1 V. Gate 1 wird auf +1 V fixiert, um BTBT an der Source zu maximieren und den Lesen-1-Strom zu erhöhen. Gate 2 wird auf +0,8 V abgestimmt: Diese Spannung hält den Kanal unter Gate 2 während einer Lesen-0-Operation hinreichend entleert, wodurch Elektronenfluss zum Drain unterdrückt und der Lesen-0-Strom reduziert wird, während effizientes Tunneln während Lesen-1 weiterhin ermöglicht wird. Das resultierende Lesen-1/Lesen-0-Stromverhältnis erreicht 10⁷.

Transientes Ansprechverhalten

Mit den optimierten Biases (Schreib-1: -1,3 V, Schreib-0: +1,3 V, Halten: -0,2 V, Lesen-1: Gate 1 = +1 V, Gate 2 = +0,8 V) zeigen transiente Simulationen (Schreiben/Halten/Lesen: 50 ns/100 ns/50 ns) ein Lesen-1/Lesen-0-Stromverhältnis von 10⁷ (Abb. 9a). Selbst nach einer Haltezeit von 10 s bleibt das Verhältnis über 10 (Abb. 9b). Die RT übersteigt 2 s, übertrifft frühere Berichte, und der Lesen-0-Strom ist deutlich niedriger als in vorangegangenen Studien, was in reduziertem dynamischen Stromverbrauch resultiert.

Schlussfolgerungen

Wir haben ein umfassendes Programmieroptimierungsprotokoll für die Dual-Gate-TFET kondensatorlose 1T-DRAM etabliert, validiert durch Silvaco-Atlas-Simulationen. Das optimierte Biasing-Schema – Schreib-1: -1,3 V, Schreib-0: +1,3 V, Halten: -0,2 V, Lesen-1: Gate 1 = +1 V, Gate 2 = +0,8 V – liefert ein Lesen-1/Lesen-0-Stromverhältnis von 10⁷ und eine RT über 2 s. Der ultra-niedrige Lesen-0-Strom reduziert dramatisch Stromverbrauch und Refresh-Overhead, was DG-TFET-DRAM als starken Kandidaten für nächste Generation Low-Power, High-Density-Speicher positioniert.