Optimierung von a-IGZO TFTs für Großflächen-Displays mit Clean-Etch-Stopper-Nanolayer-Prozess

Abstract

Amorphes Indium-Gallium-Zink-Oxid (a-IGZO) ist zu einem Schlüsselmaterial für LCD-Backplanes der nächsten Generation geworden, doch seine Integration in die Massenfertigung von Displays wird durch chemische Empfindlichkeit während des Ätzens limitiert. Wir präsentieren einen Clean Etch-Stopper (CL-ES) Prozess, der eine ~100 nm SiO_x Etch-Stopper-Schicht einführt und gleichzeitig einen 30 nm a-IGZO-Film und die Source-Drain (S/D) Elektroden ätzt. Gefertigt auf 8,5-Generation 2200 mm × 2500 mm Glas, liefert die CL-ES Struktur eine Sättigungsmobilität von 8,05 cm²/V s und eine Schwellenspannungs-(V_th)-Uniformität von 0,72 V, was das konventionelle Back-Channel-Etched (BCE) Design übertrifft. Unter ±30 V Stress für 3600 s betragen V_th-Shifts –0,51 V (NBTIS) und +1,94 V (PBTS) und sind deutlich kleiner als bei BCE (–3,88 V, +5,58 V). Diese Ergebnisse demonstrieren, dass a-IGZO TFTs, gefertigt mit CL-ES, hochreproduzierbar, zuverlässig und ökonomisch tragfähig für die Großflächen-LCD-Fertigung sind.

Hintergrund

Die Nachfrage nach höherer Auflösung, größeren Flat-Panel-Displays treibt die Suche nach Halbleiter-Backplanes mit überlegener Elektronenmobilität an. Metalloxid-Halbleiter, insbesondere a-IGZO, bieten Mobilitäten von 5–10 cm²/V s und Aus-Ströme unter 10 pA, was sie zu attraktiven Alternativen zu Silizium-TFTs macht [1–4]. Allerdings behindert a-IGZOs schwache chemische Beständigkeit gegen Standard-Ätzmittel in Fünf-Masken-BCE-Prozessen die Adoption. Al-basierte Ätzmittel lösen a-IGZO innerhalb von Sekunden [11–13], und sogar mildere H₂O₂-basierte Cu-Verdrahtungs-Ätzmittel beschädigen den Kanal noch, was zu stöchiometrischem Ungleichgewicht, reduzierter Uniformität und beeinträchtigter Bauelementzuverlässigkeit führt [14–18]. Bestehende Sechs-Masken-Etch-Stopper (ES) Lösungen mildern Kontamination, erhöhen aber Maskenzahl, parasitäre Kapazität und reduzieren Öffnungsflächenverhältnisse [16–18]. Jüngere Fünf-Masken-Halbton- und Lift-Off-Techniken bleiben für a-IGZO unzugänglich, da die aktive Schicht Stripping- und Photoresist-Chemikalien ausgesetzt ist, was den Yield weiter verschlechtert [19–21]. Daher ist ein kosteneffizienter, maskeneffizienter Prozess, der die a-IGZO-Grenzfläche bewahrt, für industrielle Skalierbarkeit essenziell.

Der CL-ES Ansatz erfüllt diese Anforderungen durch Integration eines ESL in den Standard-Fünf-Masken-BCE-Workflow. Der ESL wird nach der a-IGZO-Schicht und vor S/D-Patterning abgeschieden, wodurch eine schützende Nano-Maske entsteht, die den Kanal vor Ätzmitteln, Photoresisten und Lösungsmitteln schützt. Diese Strategie schützt nicht nur die a-IGZO-Grenzfläche, sondern ermöglicht auch simultanes Ätzen des a-IGZO-Films und der S/D-Metallisierung, was Overlay-Fehler und parasitäre Kapazität reduziert. Das Ergebnis ist ein Backplane, der den Durchsatz von BCE beibehält, während er die Sauberkeit und Leistungsvorteile eines Etch-Stopper-Designs liefert.

Methoden/Experimentell

Fertigung des a-IGZO-basierten TFT-Backplanes

Der CL-ES Prozess ist in Abb. 1 illustriert. Ein Doppelschicht Mo/Cu (30 nm/250 nm) Gate-Elektrode wird zuerst abgeschieden, um niedrigen Widerstand zu gewährleisten. Der Gate-Isolator-Stack – Si₃N₄ (300 nm) gefolgt von SiO₂ (100 nm) – wird durch plasma-unterstützte CVD (PECVD) gewachsen, um Cu-Oxidation zu blockieren und Ionen-Diffusion zu verhindern. Ein 30 nm a-IGZO-Film (In₂O₃:Ga₂O₃:ZnO = 1:1:1) wird bei Raumtemperatur gesputtert und bei 330 °C in trockener Luft für 1 h geannealt, um den Zielmobilitätsbereich [6–10] zu erreichen. Eine SiO₂ Etch-Stopper-Schicht (~100 nm) wird dann durch PECVD unter identischen Leistungs- und Druckbedingungen abgeschieden, was eine intime Grenzfläche zum a-IGZO-Film sicherstellt. Trockenätzen (CF₄/O₂, 2000/800 sccm) patterniert den ESL und exponiert nur den gewünschten Kanalbereich. Da der a-IGZO während ESL-Patterning durch CF₄-Plasma bombardiert wird, wird er leitend und bildet einen intrinsischen ohmschen Kontakt mit dem nachfolgenden Mo/Cu/Mo S/D-Stack (30 nm/300 nm/30 nm), gesputtert unter gleichen Bedingungen. Ein selektiver H₂O₂-Fluorid-Ätzer entfernt überschüssiges Metall ohne Beschädigung von ESL oder a-IGZO. Der Passivierungsstack besteht aus einer 250 nm SiO₂ Schicht gefolgt von einer 200 nm Si₃N₄ Schicht, beide durch PECVD abgeschieden. Schließlich wird eine 40 nm Indium-Zinn-Oxid (ITO) Pixel-Elektrode gesputtert, und das Bauelement wird bei 230 °C für 1 h in trockener Luft geannealt. Der gesamte Prozess nutzt fünf Masken, identisch zum konventionellen BCE-Workflow, was Kompatibilität mit bestehenden AM-LCD Fabs sicherstellt. Zum Vergleich wurde ein BCE-strukturiertes a-IGZO TFT Backplane nach dem Standard-Fünf-Masken-BCE-Rezept gefertigt, mit 70 nm a-IGZO-Kanal zur Kompensation des Ätzverlusts.

Charakterisierung

Elektrische Messungen wurden bei Raumtemperatur mit einem Keysight 4082A Parametric Tester durchgeführt. Negative Bias Temperature Illumination Stress (NBTIS) wurde bei V_GS = –30 V, V_DS = 15 V, 60 °C und 5000 cd/m² Beleuchtung für 3600 s angewendet [23]. Positive Bias Temperature Stress (PBTS) nutzte V_GS = 30 V, V_DS = 15 V, 60 °C für gleiche Dauer [24]. Alle Messungen wurden an 42 zufälligen Punkten auf dem 8,5-Generation-Substrat durchgeführt, um Uniformität zu bewerten.

Ergebnisse und Diskussion

Abb. 2 hebt den CL-ES Fertigungsfluss hervor, wo die ESL Nano-Maske den a-IGZO-Kanal vor Ätzmittelexposition schützt, während sie simultanes S/D-Ätzen ermöglicht, wodurch Overlay-Schritte und parasitäre Kapazität reduziert werden. SEM-Bilder (Abb. 3) bestätigen die Präsenz des ESL zwischen a-IGZO-Film und S/D-Elektroden in CL-ES-Bauelementen, während BCE-Bauelemente den a-IGZO-Kanal direkt unter der Passivierungsschicht zeigen.

Elektrische Leistungsvergleiche (Abb. 4) zeigen, dass CL-ES TFTs eine V_th von –0,8 V, SS von 0,18 V/dec und eine Mobilität von 8,05 cm²/V s erreichen, was BCE TFTs (V_th = +0,5 V, SS = 0,77 V/dec, Mobilität = 6,03 cm²/V s) übertrifft. Die CL-ES Kanallänge (~10 µm) wird effektiv durch das ESL-Pattern bestimmt statt durch Elektrodenabstand, was den etwas geringeren On-Strom im Vergleich zum 5 µm BCE-Kanal erklärt.

Uniformitätsmetriken über 42 Messpunkte (Abb. 5) offenbaren eine V_th-Streuung von 0,72 V für CL-ES versus 2,14 V für BCE, was die Rolle des ESL bei der Minderung chemischer Kontamination und Trägerfalle-Dichte an der a-IGZO/Isolator-Grenzfläche unterstreicht.

Zuverlässigkeitstests demonstrieren weiter den CL-ES-Vorteil. Unter NBTIS werden V_th-Shifts von –0,51 V (CL-ES) und –3,88 V (BCE) beobachtet, mit vernachlässigbarer SS-Variation (<0,1 V/dec) für CL-ES. PBTS-Ergebnisse zeigen V_th-Shifts von +1,94 V (CL-ES) und +5,58 V (BCE), und Residual-On-Strom-Verhältnisse von 88,2 % versus 41,3 %, jeweils. Diese Befunde bestätigen, dass der ESL die Grenzflächenintegrität bewahrt und Fallenbildung unter Stressbedingungen reduziert.

Insgesamt liefert der CL-ES Prozess überlegene Uniformität, Mobilität und Stresstoleranz bei Beibehaltung der Maskenzahl und Bauelementfläche von BCE. Diese Kombination aus Performance und Fertigbarkeit positioniert CL-ES als praktische Lösung für LCD-Backplanes der nächsten Generation im Großflächenformat.

Schlussfolgerungen

Der Clean Etch-Stopper (CL-ES) Prozess integriert erfolgreich eine 100 nm SiO₂ ESL in einen Fünf-Masken a-IGZO TFT Workflow, bewahrt den Durchsatz von BCE und eliminiert chemische Exposition des Kanals. Die resultierenden Backplanes zeigen eine V_th-Verteilung von 0,72 V, eine Mobilität von 8,05 cm²/V s und SS von 0,18 V/dec über ein 2200 mm × 2500 mm Substrat. Zuverlichkeitstests zeigen V_th-Shifts von –0,51 V (NBTIS) und +1,94 V (PBTS) nach 3600 s, mit minimalem SS-Drift, was erhöhte Stabilität bestätigt. Durch Überwindung des chemischen-Beständigkeits-Flaschenhalses ebnet die CL-ES Technik den Weg für ökonomisch tragfähige, hochauflösende, großflächige LCD-Produktion.

Abkürzungen

a-IGZO:

Amorphes Indium-Gallium-Zink-Oxid

AM-LCD:

Active-Matrix Flüssigkristallanzeige

BCE:

Back-Channel Etch

ESL:

Etch-Stopper Layer

GOA:

Gate Drive on Array

NBTIS:

Negative Bias Temperature Illumination Stress

PBTS:

Positive Bias Temperature Stress

SiNx:

Siliziumnitrid

SiOx:

Siliziumoxid

SS:

Subthreshold Swing

TFT:

Dünnschichttransistor

TN LCD:

Twisted Nematic Flüssigkristallanzeige