Hochmobilität Germanium nMOSFETs mit ZrO₂-Gatedielektrikum

Zusammenfassung

Hochmobilität Ge nMOSFETs mit ZrO₂-Gatedielektrikum werden demonstriert und mit Transistoren mit unterschiedlichen Grenzflächeneigenschaften von Ozon (O₃) Behandlung, O₃ Nachbehandlung und ohne O₃ Behandlung verglichen. Es zeigt sich, dass mit O₃ Behandlung die Ge nMOSFETs mit ZrO₂-Dielektrikum und einem EOT von 0,83 nm eine Spitzenwert der effektiven Elektronenmobilität (μ_eff) von 682 cm²/Vs erreichen, was höher ist als die der Si-Universalmobilität bei mittlerer Inversionsladungsdichte (Q_inv). Andererseits kann die O₃ Nachbehandlung mit Al₂O₃-Grenzschicht dramatisch verbesserte μ_eff liefern, mit etwa 50% μ_eff Verbesserung im Vergleich zur Si-Universalmobilität bei mittlerem Q_inv von 5 × 10¹² cm⁻². Diese Ergebnisse deuten auf die potenzielle Nutzung von ZrO₂-Dielektrikum in hochleistungsfähigen Ge nMOSFETs hin.

Hintergrund

GERMANIUM (Ge) hat Vorteile höherer Trägerbeweglichkeit und niedrigerer Verarbeitungstemperatur im Vergleich zu Si-Bauelementen gezeigt. Dies macht Ge zu einer Alternative für Anwendungen von ultraskalierten CMOS-Logikbauelementen und Dünnschichttransistoren (TFTs) als obere Schicht in dreidimensionalen integrierten Schaltungen [1,2,3]. In den letzten Jahren wurden große Anstrengungen auf Oberflächenpassivierung, Gatedielektrikum und Kanaltechnik für Ge p-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) konzentriert, die zu signifikanter Verbesserung der elektrischen Leistung für p-Kanal-Bauelemente beigetragen haben.

Aber für Ge n-Kanal-MOSFETs begrenzt die niedrige effektive Trägerbeweglichkeit (μ_eff), verursacht durch eine schlechte Grenzschicht des Gate-Stapels, die Leistung der Bauelemente stark. Verschiedene Oberflächenpassivierungstechniken einschließlich Si-Passivierung [1], Plasma-Nachoxidation [4] und InAlP-Passivierung [5] sowie verschiedene High-κ-Dielektrika einschließlich HfO₂, ZrO₂ [6,7,8], Y₂O₃ [9] und La₂O₃ [10] wurden in Ge nMOSFETs erforscht, um die Elektronen-μ_eff zu steigern. Es wurde demonstriert, dass ZrO₂-Dielektrikum, integriert mit Ge-Kanal, eine robuste Grenzfläche bereitstellen kann, da eine GeO₂-Grenzschicht mit der ZrO₂-Schicht reagieren und sich vermischen kann [7]. Eine anständige Loch-μ_eff wurde in Ge p-Kanal-Transistoren berichtet [6,7,8], während es noch viel Raum für Verbesserung der Elektronen-μ_eff für ihre Gegenstücke gibt.

In dieser Arbeit werden Ge nMOSFETs mit ZrO₂-Gatedielektrikum gefertigt, um verbesserte μ_eff über Si im gesamten Bereich der Inversionsladungsdichte (Q_inv) zu erreichen. Ge-Transistoren erzielen eine 50%ige Verbesserung der Elektronen-μ_eff im Vergleich zur Si-Universalmobilität bei einem mittleren Q_inv von 5,0 × 10¹² cm⁻².

Experimenteller Teil

Die wichtigsten Prozessschritte für die Fertigung von Ge nMOSFETs auf 4-Zoll p-Ge(001) Wafern mit einem Widerstand von 0,136-0,182 Ω·cm sind in Abb. 1a dargestellt. Die Source/Drain (S/D) Bereiche wurden mit Phosphor-Ionen bei einer Dosis von 1 × 10¹⁵ cm⁻² und einer Energie von 30 keV implantiert, gefolgt von einer Dotierer-Aktivierungsglühung bei 600 °C. Nach der Pre-Gate-Reinigung wurden Ge-Wafer in eine Atomlagenabscheidungskammer geladen für die Bildung der Gatedielektrikum-Schicht(en): Al₂O₃/O₃-Oxidation/ZrO₂, ZrO₂ oder O₃-Oxidation/ZrO₂ für Wafer A, B bzw. C. Für Wafer A wurde 0,9 nm Al₂O₃ verwendet, um die Kanaloberfläche während der O₃-Oxidation zu schützen. O₃-Oxidation wurde bei 300 °C für 15 min für beide Wafer A und C durchgeführt. Für alle Wafer betrug die Dicke von ZrO₂ ~ 3,3 nm. Anschließend wurde TiN (100 nm) Gate-Metall durch physikalisches reaktives Sputtern abgeschieden, und Lithografie-Patterning und reaktives Ionenenzen wurden verwendet, um die Gate-Elektrode zu bilden. Danach wurde eine 25 nm dicke Ni-Schicht in den S/D-Bereichen abgeschieden. Schließlich wurde die Post-Metallisierungsglühung (PMA) bei 350 °C für 30 s durchgeführt, um das Ni-Germanid zu bilden und die Grenzflächenqualität zu verbessern. Schematische und Mikroskopbilder des gefertigten Transistors sind in Abb. 1b, c gezeigt.

a Wichtige Prozessschritte für die Fertigung von Ge nMOSFETs. b Querschnitts-Schema und c Mikroskopbild der gefertigten Bauelemente

Abbildung 2a, b zeigen die hochauflösenden Transmissionselektronenmikroskopie (HRTEM) Bilder der Gate-Stapel auf Wafer A und B. Die vereinheitlichte Dicke der Al₂O₃/GeO_x Grenzschicht (IL) für Wafer A beträgt ~ 1,2 nm, was 0,2-0,3 nm GeO_x anzeigt. Für das Bauelement auf Wafer B wurde eine ultradünne GeO_x IL experimentell demonstriert [7].

HRTEM-Bilder von a TiN//ZrO₂/Al₂O₃/GeO_x/Ge, b TiN/ZrO₂/GeO_x/Ge Stapeln für die Bauelemente auf Wafer A und B, jeweils

Ergebnisse und Diskussion

Die gemessene Kapazität (C) und die Leckstrom (J) Eigenschaften für Ge MOS-Kondensatoren auf Wafer A, B und C werden gemessen und in Abb. 3a, b gezeigt. Die äquivalente Oxid-Dicke (EOT) der Bauelemente auf Wafer A, B und C wird auf 1,79, 0,59 und 0,83 nm extrahiert. Annimmt man, dass die GeO_x IL für Wafer A und C einen zusätzlichen EOT von ~ 0,25 nm liefert durch Vergleich von Wafer B und C, trägt das 3,3 nm ZrO₂ einen EOT von ~ 0,6 nm mit κ-Wert von ~ 21,8 bei, was mit dem zuvor berichteten Wert von amorphem ZrO₂ [11] konsistent ist. Diese abgeleiteten Ergebnisse bestätigen auch, dass die Dicke der GeO_x IL auf Wafer B vernachlässigbar ist.

a Gemessene C als Funktion der Spannung V Eigenschaften für Ge pMOS-Kondensatoren auf Wafer A, B und C. b J versus V Kurven für die Bauelemente. c Benchmarking von J (extrahiert bei V_FB ± 1 V) der Ge MOS-Kondensatoren in dieser Arbeit gegen Daten, die für ähnliche Bias-Bedingungen aus der Literatur erhalten wurden

Die GeO_x/Al₂O₃ IL für Wafer A und GeO_x IL für Wafer C erzeugen EOT von ~ 1,2 und ~ 0,25 nm. Der EOT der Bauelemente kann weiter reduziert werden durch Verringerung der IL-Dicke oder Verbesserung der Grenzflächenqualität und Erhöhung der Permittivität von ZrO₂ mit einigen Oberflächenpassivierungen, z.B. NH₃/H₂ Plasma-Behandlung [6]. Abb. 3c vergleicht J versus EOT Eigenschaften für die Ge nMOSFETs in dieser Arbeit gegen Werte für andere berichtete Ge-Bauelemente [5, 12,13,14,15,16,17]. Es wird auch beobachtet, dass die Ergebnisse konsistent mit den berichteten Ge MOS mit ultra-dünnem EOT sind, die den gleichen Trends folgen, was anzeigt, dass der Unterschied des Leckstroms in Abb. 3b hauptsächlich auf den Unterschied des EOT zurückzuführen sein sollte.

Abbildung 4a zeigt gemessenen Drainstrom (I_D) und Source-Strom (I_S) versus Gate-Spannung (V_G) Kurven von Ge nMOSFETs von Wafer A, B und C. Alle Transistoren haben eine Gate-Länge L_G von 4 µm und eine Gate-Breite W von 100 µm. Der Punktsubthreshold-Swing (SS), definiert als dV_G/d(log I_D), als Funktion von I_D Kurven für die Transistoren in Abb. 4a wird berechnet und in Abb. 4b gezeigt. Es wird klargestellt, dass der Transistor auf Wafer A den degradierten I_D-Leckboden und SS im Vergleich zu den Bauelementen auf Wafer B und C zeigt. Neben der Erhöhung des EOT in Bauelementen auf Wafer A, die den SS inkrementieren würde, sollten diese Phänomene teilweise darauf zurückzuführen sein, dass das Bauelement mit der eingeschobenen Al₂O₃-Schicht eine höhere Dichte von Grenzflächfallen (D_it) innerhalb des Bandabstands des Ge-Kanals im Vergleich zu Wafer B und C hat.

a Gemessene I_D und I_S versus V_GS Kurven von Ge nMOSFETs auf Wafer A, B und C. b Punkt-SS als Funktion von I_D für die Transistoren. c I_D-V_D Eigenschaften zeigen, dass der Ge nMOSFET auf Wafer A einen höheren Treibstrom im Vergleich zu den Bauelementen auf Wafer B und C hat

Abbildung 4c zeigt die gemessenen Ausgangscharakteristiken, d.h. I_D-V_D Kurven für verschiedene Werte der Gate-Übersteuerung |V_G-V_TH| der Bauelemente, die demonstrieren, dass der Ge-Transistor auf Wafer A signifikant verbesserten Treibstrom im Vergleich zu den Bauelementen auf Wafer B und C erreicht. Hier wird V_TH als V_GS definiert, das einem I_D von 10⁻⁷ A/µm entspricht. Unter Berücksichtigung der identischen Bedingungen für S/D-Bildung deutet der gesteigerte I_DS für Transistoren auf Wafer A auf die höhere μ_eff hin [18,19,20,21]. Die Al₂O₃-Schicht hat nicht zu einer Degradation der D_it-Leistung in der Nähe des Leitungsbandes des Ge-Kanals geführt.

Abbildung 5a zeigt den Gesamtwiderstand R_tot als Funktion von L_G für die Ge nMOSFETs mit ZrO₂-Dielektrikum mit einem L_G von 2 bis 10 µm. Die Werte von R_tot werden bei einer Gate-Übersteuerung von 0,6 V und einem V_D von 0,05 V extrahiert. Der S/D-Widerstand R_SD der Transistoren wird auf ~ 13,5 kΩ·µm extrahiert, indem die angepassten Linien, die die y-Achse schneiden, genutzt werden. Der ähnliche R_SD ist konsistent mit dem identischen Prozess von PMA und S/D-Bildung. Die Kanalwiderstandswerte R_CH der Bauelemente werden durch die Steigung der angepassten Linien erhalten, d.h. ΔR_tot/ΔL_G, was für die Berechnung der μ_eff-Charakteristiken von Ge nMOSFETs verwendet werden kann. Um die Grenzflächenqualität zu bewerten, wurden Grenzflächfallendichten (D_it) durch die folgende Gleichung nach Hills Methode [17] extrahiert:

$$D_{it} = \frac{2G_{m,max} / \omega}{qA\left[ \left( \frac{G_{m,max}}{\omega C_{ox}} \right) + \left( 1 - C_m / C_{ox} \right)^2 \right]}$$

wobei q die Elementarladung, A die Fläche des Kondensators, G_m,max der maximale Wert der gemessenen Leitfähigkeit mit seinem entsprechenden Kapazitätswert C_m, ω die Winkel-Frequenz und C_ox die Gate-Oxidkapazität ist. Die D_it-Werte werden auf 3,7, 3,2 und 2,3 × 10¹² eV⁻¹ cm⁻² für die Bauelemente auf Wafer A, B und C berechnet.

Es ist bekannt, dass die berechneten Werte dem Midgap D_it entsprechen. Das Bauelement mit Al₂O₃ IL auf Wafer A hat einen höheren Midgap D_it im Vergleich zu den Bauelementen auf Wafer B und C. Dies ist konsistent mit den Ergebnissen in Abb. 3a und 4a, und der höhere Midgap D_it führt zu einer größeren Depletionkapazitätsdispersion in Wafer A, was einen höheren Leckstrom von I_DS im Vergleich zu den anderen beiden Wafern verursacht. Beachten Sie, dass Wafer A ein niedrigeres D_it in der Nähe des Leitungsbandabstands aufgrund seiner höheren μ_eff über Wafer B und C haben sollte.

a R_tot versus L_G Kurven für Ge nMOSFETs auf Wafer A, B und C. Die angepasste Linie, die die y-Achse schneidet, und die Steigung der linearen Anpassungslinien werden genutzt, um R_SD und R_CH zu extrahieren. b μ_eff für die Ge nMOSFETs in dieser Arbeit versus zuvor veröffentlichte Ergebnisse für ungestreckte Ge-Transistoren. Die Bauelemente auf Wafer A zeigen verbesserte μ_eff als die Si-Universalmobilität im gesamten Q_inv-Bereich

Es ist bekannt, dass μ_eff der Flaschenhals für hohen Treibstrom und Transkonduktanz in Ge nMOSFETs ist. Hier kann μ_eff berechnet werden durch μ_eff = 1/[W·Q_inv·(ΔR_tot/ΔL_G)], wobei ΔR_tot/ΔL_G die Steigung der R_tot versus L_G ist wie in Abb. 5a gezeigt. Q_inv kann durch Integrieren der gemessenen C_inv-V_G Kurven erhalten werden. In Abb. 5b vergleichen wir die μ_eff versus Q_inv der Ge nMOSFETs auf Wafer A, B und C mit denen, die zuvor in [18, 22,23,24,25] berichtet wurden. Die extrahierten Spitzen-μ_eff-Werte der Transistoren auf Wafer A und C betragen 795 bzw. 682 cm²/V·s, und die von Ge nMOSFETs auf Wafer B beträgt 433 cm²/V·s. Ge nMOSFETs mit Al₂O₃ IL erreichen eine signifikant verbesserte μ_eff im Vergleich zu den Transistoren auf Wafer B oder C, den Bauelementen in [18, 22,23,24,25] in einem hohen Feld und der Si-Universalmobilität im gesamten Q_inv-Bereich. Bei einem Q_inv von 5 × 10¹² cm⁻² wird eine 50%ige μ_eff-Verbesserung in Bauelementen auf Wafer A im Vergleich zur Si-Universalmobilität erreicht. Dies demonstriert, dass durch Schutz der Kanaloberfläche zur Verhinderung der Vermischung von ZrO₂ und GeO_x mit Al₂O₃, eine hochwertige Grenzfläche zwischen Gate-Isolator und Ge realisiert wird, um die Mobilitätscharakteristiken zu steigern, was auch in früheren Studien von Ge MOSFETs mit ultra-dünnem EOT [26] berichtet wurde. μ_eff in Transistoren auf Wafer C ist höher als die Si-Universale bei einem Q_inv von 2,5 × 10¹² cm⁻², obwohl es mit der Erhöhung des Q_inv-Bereichs rapide abfällt. Dies zeigt, dass die verwendete O₃-Oxidation vor der ZrO₂-Abscheidung die Grenzflächenqualität in gewissem Maße verbessern würde; jedoch führt sie nicht zu einer ausreichend flachen Kanaloberfläche, um die Oberflächenrauhigkeitsstreuung der Träger bei hohem Q_inv effektiv zu unterdrücken, aufgrund der Vermischung von ZrO₂ und GeO_x, da berichtet wird, dass die Generierung von Sauerstoffvakanzen während der Vermischung die Kurzreichweitenordnungsrauhigkeit (SRO) erhöhen würde [27]. Die Optimierung des O₃-Oxidationsprozesses oder die Reduzierung der Al₂O₃ IL-Dicke kann den Ge-Transistor erreichen, einen reduzierten EOT beizubehalten, während eine höhere μ_eff bei hohem Q_inv erhalten bleibt.

Schlussfolgerungen

Die Auswirkungen der Gate-Dielektrikum-Struktur und -Morphologie auf die elektrischen Charakteristiken von Ge nMOSFETs werden untersucht. Ein Al₂O₃/ZrO₂ Gate-Dielektrikum liefert signifikant verbesserte μ_eff im Vergleich zur Si-Universalmobilität. μ_eff kann durch Einfügen einer Al₂O₃-Schicht zwischen ZrO₂ und Ge-Kanal verbessert werden, was jedoch unvermeidlich zu einem größeren EOT führt. Al₂O₃-freie Ge nMOSFETs mit O₃-Oxidation der Ge-Oberfläche vor ZrO₂-Abscheidung erreichen eine Spitzen-μ_eff von 682 cm²/V·s, was höher ist als die von Si bei ähnlichem Q_inv.

Verfügbarkeit von Daten und Materialien

Die Datensätze, die die Schlussfolgerungen dieses Artikels unterstützen, sind im Artikel enthalten.

Abkürzungen

Ge:

Germanium

ZrO₂:

Zirconiumdioxid

Al₂O₃:

Aluminiumoxid

O₃:

Ozon

Si:

Silizium

PMA:

Post-Metallisierungsglühung

PDA:

Post-Depositions-Glühung

IL:

Grenzschicht

TiN:

Titannitrid

MOSFETs:

Metall-Oxid-Halbleiter-Feldeffekttransistoren

ALD:

Atomlagenabscheidung

HF:

Flusssäure

µ_eff:

Effektive Trägerbeweglichkeit

PPO:

Plasma-Nachoxidation

SS:

Subthreshold-Swing

CET:

Kapazitäts-äquivalente Dicke

EOT:

Äquivalente Oxid-Dicke

Qinv:

Inversionsladungsdichte

HRTEM:

Hochauflösende Transmissionselektronenmikroskopie

Ni:

Nickel

GeO_x:

Germaniumoxid

I_DS:

Drainstrom

V_GS:

Gate-Spannung

V_TH:

Threshold-Spannung