Hochbewegliche Germanium p-MOSFETs mit amorphem Silicium-Passivierung: Oberflächenorientierungseffekte

Zusammenfassung

Wir demonstrieren, dass amorphe Silicium (a-Si) Passivierung, abgeschieden durch Magnetronsputtern bei Raumtemperatur, Germanium (Ge) p-MOSFETs mit rekordhoher effektiver Lochbeweglichkeit auf (001)-orientierten Substraten liefert. Mit einer 0,9 nm a-Si-Kappe erreichen die (001)-Geräte eine Spitzen-µeff von 278 cm²/V·s – fast das Dreifache der universellen Si-Beweglichkeit – bei gleichzeitig niedrigem Subschwellensteilheit und Leckstrom. Geräte auf (011) und (111) Orientierungen zeigen geringere Beweglichkeit und höhere Grenzflächenzustandsdichte, was die Bedeutung der Kristallorientierung im Ge-MOSFET-Design unterstreicht.

Hintergrund

Germanium bietet eine höhere Lochbeweglichkeit und ein niedrigeres thermisches Budget als Silicium, was es attraktiv für nächste Generation CMOS und Dünnschichttransistoren macht. Die Realisierung dieses Potenzials erfordert eine Grenzfläche mit minimaler Defektdichte. Amorphe-Si-Kappen haben sich als führende Passivierungsstrategie herausgestellt, da sie Grenzflächenzustände unterdrücken, gute thermische Stabilität aufweisen und bei niedriger Temperatur durch physikalische Gasphasenabscheidung (PVD) abgeschieden werden können. In dieser Arbeit verwenden wir Magnetronsputtern, um a-Si auf Ge(001), Ge(011) und Ge(111) Wafer aufzuwachsen, und bewerten dann die resultierende elektrische Leistung.

Methoden

Abbildung 1a zeigt den Prozessablauf. Nach einer verdünnten HF (1:50) Reinigung wird eine 0,5–0,9 nm a-Si-Schicht bei 50 W für 60–100 s gesputtert. Ein 5 nm HfO₂-Gatedielektrikum wird durch ALD (250 °C, TDMAHf/H₂O) abgeschieden. Ein 50 nm TaN-Gate-Elektrode wird gesputtert, strukturiert und geätzt. BF₂⁺-Ionen (30 keV, 1×10¹⁵ cm⁻²) werden in Source/Drain implantiert, gefolgt von 15 nm Ni-Metallisierung und einer 400 °C schnellen thermischen Ausheilung zur Aktivierung. Abbildungen 1b und 1c illustrieren den Querschnitt und die Draufsicht eines fertigen Geräts.

Transmissionselektronenmikroskopie (TEM) der 0,5 nm und 0,9 nm a-Si-Stapel (Abb. 2) zeigt, dass die dünnere Kappe vollständig oxidiert ist, während die dickere zwei Si-Monolagen nach dem Glühen behält. Die Si/SiO₂-Grenzschicht (IL) hängt daher von der a-Si-Dicke ab.

Ergebnisse und Diskussion

Abbildung 3a zeigt die I_D-V_G und I_G-V_G Kurven für (001), (011) und (111) Geräte mit 0,9 nm a-Si. Alle Geräte zeigen ausgezeichnete Transfercharakteristiken (L_G = 3 µm, W = 100 µm, Kanalrichtung [110]). Bei einer V_G-V_TH von -0,8 V liefert der (001)-Transistor den höchsten I_ON (Abb. 3b), was auf seine überlegene µ_eff zurückzuführen ist. Statistische Analyse (Abb. 4) bestätigt, dass (001)-Geräte den höchsten I_ON, niedrigsten Leckstrom, beste Subschwellensteilheit (SS) und günstigste V_TH unter den drei Orientierungen haben.

Kapazitäts-Spannungs-Messungen (Abb. 5) zeigen eine nahezu identische Inversionskapazität (~1,56 µF/cm²) für alle Orientierungen, was anzeigt, dass die a-Si-Abscheiderate unabhängig von der Kristallfläche ist. Die resultierende kapazitive effektive Dicke (CET) beträgt 2,2 nm. Die leichten V_TH-Verschiebungen sind konsistent mit geringfügigen Dotierungsvariationen über die Wafer.

Beweglichkeitsextraktion (Abb. 6) offenbart eine Spitzen-µ_eff von 278 cm²/V·s bei Q_inv ≈ 3,5×10¹² cm⁻² für das (001)-Gerät – fast das Dreifache des universellen Si-Werts. Die höhere µ_eff wird auf eine reduzierte Dichte von Grenzflächenzuständen (D_it) zurückgeführt, nicht auf Oberflächenrauheit, die über alle Orientierungen vergleichbar ist.

Abbildung 7 untersucht den Einfluss der a-Si-Dicke auf (111)-Geräte. Die Reduzierung von tSi von 0,9 nm auf 0,5 nm erhöht I_ON um 32 % bei V_DS = -1,5 V und V_G-V_TH = -0,8 V, verschlechtert aber gleichzeitig SS und erhöht Leckstrom aufgrund höherer D_it. Der Trade-off wird in Abb. 8 quantifiziert: dünnere Kappen ergeben niedrigere CET und höhere C_inv, was den Treibstrom erhöht, aber höhere D_it führt zu schlechterer SS und Leckstrom.

Abbildung 9 zeigt, dass die 0,5 nm Kappe die höchste µ_eff (229 cm²/V·s) bei hoher Q_inv liefert, aber auf Kosten erhöhter D_it. Die CET-Werte, extrahiert aus C_inv-V_G (Abb. 9a), betragen 1,8, 1,9 und 2,2 nm für tSi = 0,5, 0,7 und 0,9 nm jeweils.

Benchmarking gegen Literatur (Abb. 10) bestätigt, dass unsere a-Si-Passivierung wettbewerbsfähige µ_eff liefert, obwohl weitere Optimierung die Lücke zu Si₂H₆-basierten Techniken schließen könnte.

Schließlich zeigen (001)-Geräte mit dünnerem a-Si (0,5 nm) verbesserten I_ON aber etwas höheren Leckstrom im Vergleich zum 0,9 nm Gegenstück, was den Trade-off zwischen CET und D_it illustriert.

D_it wurde aus SS-Messungen (Gleichung 1) extrahiert und gegen tSi für jede Orientierung aufgetragen (Abb. 12). Die niedrigsten D_it-Werte finden sich für (001)-Geräte mit 0,9 nm und für (111)-Geräte mit 0,7 nm. Diese Korrelation erklärt die überlegene SS der (001)-Geräte.

Schlussfolgerungen

Amorphe-Si-Passivierung durch Magnetronsputtern bei Raumtemperatur produziert Ge p-MOSFETs mit hohem Treibstrom und niedrigem Leckstrom, besonders auf (001)-Substraten. Eine 0,9 nm a-Si-Kappe ergibt eine Spitzen-µ_eff von 278 cm²/V·s, eine 2,97-fache Steigerung über Si, und exzellente SS. Die Reduzierung der Kappendicke auf 0,5 nm steigert I_ON weiter durch eine dünnere CET, aber auf Kosten erhöhter D_it, höherem Leckstrom und verschlechterter SS. Diese Ergebnisse demonstrieren, dass sowohl Kristallorientierung als auch a-Si-Dicke optimiert werden müssen, um Treibstrom, Leckstrom und Grenzflächenqualität in Ge-basierten Geräten auszugleichen.

Abkürzungen

ALD

Atomlagenabscheidung

BF₂⁺

Borfluorid-Ion

CET

Kapazitive effektive Dicke

Ge

Germanium

GeOₓ

Germaniumoxid

HF

Flusssäure

HfO₂

Hafniumdioxid

HRTEM

Hochauflösendes Transmissionselektronenmikroskop

IL

Grenzschicht

MOSFETs

Metall-Oxid-Halbleiter-Feldeffekttransistoren

Ni

Nickel

Si

Silicium

SS

Subschwellensteilheit

TaN

Tantalnitrid

TDMAHf

Tetrakis(dimethylamido)hafnium