Hoch-Haltespannungs-Silizium-gesteuerter Gleichrichter mit eingebetteter Trägerrekombination für robuste, latch-up-immune ESD-Schutz

Zusammenfassung

Ein neuartiger CMOS-prozesskompatibler Hoch-Haltespannungs-Silizium-gesteuerter Gleichrichter (HHV-SCR) wird vorgestellt, entworfen für überlegenen elektrostatischen Entladungsschutz (ESD). Durch Integration einer Loch- (oder Elektronen-) Rekombinationsregion (H-RR oder E-RR) rekombiniert das Bauelement nicht nur Minoritätsladungsträger in der Basis des parasitären PNP- (oder NPN-) Transistors über eine leicht dotierte N+ (oder P+) Schicht, sondern führt auch eine zusätzliche Rekombinationsschicht ein, die oberflächennahe Lawinenladungsträger unterdrückt. Dieser Dual-Layer-Ansatz erhöht die Haltespannung (V_h) auf 8,1 V – mehr als viermal die 1,8 V typischer Niederspannungs-getriggerter SCRs – während er einen hohen Ausfallstrom (I_t2 > 2,6 A) und eine Figure-of-Merit (FOM) Steigerung über 400 % beibehält.

Einleitung

Halbleiterintegration hat kontinuierliche Merkmalsverkleinerung vorangetrieben, was die Auswirkungen elektrostatischer Entladung (ESD) auf Bauelementzuverlässigkeit verstärkt. Konventionelle ESD-Schutzelemente wie Dioden und gate-geerdete N-Kanal-MOSFETs (ggNMOS) bieten Robustheit, beanspruchen aber große Siliciumfläche. Niederspannungs-getriggerte Silizium-gesteuerte Gleichrichter (LVTSCRs) entstanden als kompakte Alternative, liefernd hohe Stromfähigkeit pro Flächeneinheit und schnelles Ansprechen aufgrund ihres eingebetteten niedrigen Trigger-Spannung (V_t1) ggNMOS. Allerdings ergibt die starke positive Rückkopplung in LVTSCRs eine sehr niedrige Haltespannung (V_h) von 1-2 V, die Latch-up und transiente Fehlauslösungen triggern kann. Bestehende Strategien zur Erhöhung von V_h – wie Hinzufügen von N+ ESD-Regionen, P+ LDD-Schichten oder Emitter-Spannungsklemmtechniken – erfordern typischerweise zusätzliche Maskenschritte und können ESD-Leistung durch zusätzlichen Leistungsverlust oder nicht-einstellbare V_h verschlechtern.

In dieser Arbeit schlagen wir einen neuartigen Hoch-Haltespannungs-SCR (HHV-SCR) vor, der gleichzeitig hohe V_h, hohen Ausfallstrom (I_t2) und einstellbare V_h ohne zusätzliche Masken oder Prozessschritte erreicht. Transmission-Line-Pulse (TLP) Tests bestätigen, dass V_h auf über 8 V erhöht werden kann, während robustes I_t2 und große Figure-of-Merit (FOM) erhalten bleiben.

Methode

Bauelementleistung wurde mittels Synopsys Medici TCAD-Simulationen evaluiert. Wir verwendeten IMPACT.I, BGN, CONMOB, FLDMOB, SRH und SRFMOB Modelle, um Impakt-Ionisation, Bandlückenverengung, Trägerbeweglichkeit und Shockley-Read-Hall-Rekombination zu erfassen. H-RR und E-RR Strukturen wurden optimiert, um V_h und Leistungsdichte (P_M) zu maximieren. Gefertigte HHV-SCRs und Referenz-LVTSCRs wurden mit einem kommerziellen TLP-System charakterisiert.

Struktur und Mechanismus

Der schematische Querschnitt (Abb. 1a) und Layout-Diagramm (Abb. 1b) illustrieren die Schlüsselinnovation: schwebende N+ und P+ Schichten, die H-RR und E-RR bilden. In der H-RR sitzt eine leicht dotierte N+ (TN+) adjacent zur Anoden-P+ Region, während eine zusätzliche P+ (TP+) neben der schwebenden N+ platziert ist. Die E-RR spiegelt diese Anordnung auf der Kathodenseite wider. Während eines Hochspannungs-ESD-Ereignisses triggert der niedrig-durchbrechende TN+/P-Well/TP+ Übergang zuerst, initiiert Lawinenstrom, der die parasitären Bipolartransistoren aktiviert. Die schwebende N+ (oder P+) in der H-RR (oder E-RR) rekombiniert schnell Minoritätsladungsträger, die von der Anoden- (oder Kathoden-) Kante injiziert werden, reduziert den Stromverstärkungsfaktor (β) des parasitären Transistors und eliminiert bipolare Oberflächeneffekte. Simultän fängt die zusätzliche P+ (oder N+) Schicht in der Rekombinationsregion oberflächennahe Lawinenladungsträger ab, weiter den Oberflächenstrompfad unterdrückend. Dieser duale Rekombinationsmechanismus erhöht die Haltespannung bei Erhalt hoher Stromfähigkeit.

a Der schematische Querschnitt des vorgeschlagenen HHV-SCR. b Das Layout-Diagramm des vorgeschlagenen HHV-SCR.

Ergebnisse und Diskussion

Simulierte Ergebnisse

TCAD-Simulationen von LVTSCR und HHV-SCR (Abb. 2) zeigen, dass HHV-SCRs V_h von 4,6 V auf 8,1 V ansteigt, wenn H-RR Abstand (d1) von 0,6 µm auf 0 µm reduziert wird bei fester Bauelementlänge (d2 = 0,5 µm). Verkürzung von d1 erhöht Rekombinationseffizienz der schwebenden N+ in H-RR, ergibend niedrigeres parasitäreres β und höhere V_h. Verlängerung von d2 auf 1 µm verbessert V_h weiter durch Erhöhung der aktiven Bauelementlänge. Hinzufügen einer schwer dotierten P+ Schicht innerhalb der H-RR (oder N+ innerhalb der E-RR) erhöht V_h von 7,1 V (ohne zusätzliche Schicht) auf ca. 9,5 V, wie in Abb. 2c gezeigt. Anpassen der Breiten der schwebenden Schichten (d5) erlaubt Einstellen der Trigger-Spannung (V_t1) von 12 V auf 9,0 V ohne Beeinflussung von V_h (Abb. 2d), ermöglichend Kompatibilität mit 5 V Logikfamilien.

Simulierte Snapback I-V-Kennlinien von konventionellem LVTSCR und vorgeschlagenem HHV-SCR für variierende d1 und d2 (a, b). (c) I-V-Kurven für verschiedene d3 und d4 mit festem d3 + d4 = 3,5 µm. (d) I-V-Kurven für verschiedene V_t1 Einstellungen.

a Rekombinationsverteilungskurven. (b) Stromverteilung für d3 = 3,5 µm, d4 = 0 µm. (c) Stromverteilung für d3 = 2,5 µm, d4 = 1 µm.

Experimentelle Ergebnisse

Alle Bauelemente wurden mit Gesamtbreite (W) von 50 µm und Einzelfinger-Layout für direkten Parametervergleich gefertigt (siehe Tabellen 1 und 2). TLP-Messungen (Abb. 4) demonstrieren, dass HHV-SCRs Haltespannung von 5,5 V auf 8,0 V ansteigt, wenn d1 von 0,6 µm auf 0 µm reduziert wird, übertreffend die 1,8 V des LVTSCR. Erhöhung von d2 auf 1 µm erhöht V_h weiter (Abb. 5). Die Klemmspannung (V_CL) bleibt innerhalb akzeptabler Grenzen (HBM = 2 kV, I_TLP = 1,3 A) für 50 µm Bauelemente, obwohl stärkerer ESD-Stress die begrenzte Bauelementbreite herausfordern kann. Erweiterung der Fingerbreite auf 300 µm (für d1 = 0,6 µm, d4 = 0,5 µm oder 0 µm) bewahrt V_CL bei Lieferung außergewöhnlich niedrigem dynamischem Widerstand (R_dy ≈ 0,7 Ω), überlegener ESD-Robustheit (It2 > 10 A) und hoher V_h von 6,7 V. Der Einfluss der zusätzlichen P+ in H-RR wird durch Leistungsunterschied zwischen Bauelementen mit d4 = 0 µm und d4 = 0,5 µm bestätigt.

Experimenteller Ausfallstrom pro Einheitsbreite und TLP I-V-Kennlinien von konventionellem LVTSCR und vorgeschlagenen HHV-SCRs mit (a) d2 = 0,5 µm und (b) d2 = 1 µm bei W = 50 µm.

Experimentelle TLP-Kennlinie von HHV-SCR mit d4 = 0,0 µm und d4 = 1,0 µm bei d1 = 0,6 µm, W = 300 µm.

Schlussfolgerung

Der HHV-SCR, kompatibel mit Standard-CMOS-Prozessen, liefert eine Haltespannung über 8 V – über 450 % höher als die 1,8 V konventioneller LVTSCRs – während er hohen Ausfallstrom und eine Figure-of-Merit beibehält, die sich um mehr als 400 % verbessert. Die V_h des Bauelements kann von 5,5 V auf 8,1 V eingestellt werden, ohne Fläche oder Stromfähigkeit zu opfern, und seine Leistungsdichte übertrifft die des Basis-LVTSCR um über 200 %. Diese Ergebnisse etablieren HHV-SCR als kompakte, latch-up-immune und robuste Lösung für modernen ESD-Schutz.

Abkürzungen

CMOS

Complementary metal oxide silicon (Komplementäres Metall-Oxid-Halbleiter)

ESD

Electrostatic discharge (Elektrostatische Entladung)

FOM

Figure of merit (Gütezahl)

HBM

Human body model (Mensch-Körper-Modell)

HHV-SCR

High-holding voltage silicon-controlled rectifier (Hoch-Haltespannungs-Silizium-gesteuerter Gleichrichter)

LVTSCR

Low-voltage triggered silicon-controlled rectifier (Niedrigspannungs-getriggerter Silizium-gesteuerter Gleichrichter)

TCAD

Technology computer-aided design (Technologie-Computer-unterstütztes Design)

TLP

Transmission line pulse (Transmissionsleitungsimpuls)

V_h

Holding voltage (Haltespannung)

V_t1

Trigger voltage (Triggerspannung)

I_t2

Failure current (Ausfallstrom)

V_CL

Clamping voltage (Klemmspannung)

R_dy

Dynamic resistance (Dynamischer Widerstand)