Hochleistungs Analog/RF T-förmiger Gate Dual-Source Tunnel-Feldeffekttransistor

Zusammenfassung

In dieser Studie stellen wir einen siliziumbasierten T-förmigen Gate Dual-Source Tunnel-Feldeffekttransistor (TGTFET) vor und bewerten seine Leistung mittels detaillierter TCAD-Simulationen. Eine vergleichende Analyse mit dem konventionellen L-förmigen (LTFET) und U-förmigen (UTFET) TFET wird durchgeführt, wobei die Vorteile des TGTFET-Designs hervorgehoben werden. Der T-förmige Gate führt einen Gate-Overlap ein, der das elektrische Feld an der Tunnelstelle verstärkt, während die Dual-Source-Architektur die effektive Tunnelfläche verdoppelt. Durch Einbau einer n⁺-Tasche wird die Band-zu-Band-Tunnelrate (BTBT) weiter erhöht. Simulationsergebnisse zeigen, dass der TGTFET einen Ein-Strom von 81 µA/µm und ein Ein/Aus-Verhältnis von 6,7 × 10¹⁰ bei 1 V Gate-Source-Bias erreicht. Der durchschnittliche Subschwellenhub (SS_avg) über 0–0,5 V beträgt 51,5 mV/dec, mit einem Minimalhub (SS_min) von 24,4 mV/dec bei 0,1 V. Das Bauelement zeigt starke Resistenz gegen drain-induzierte Barrierensenkung (DIBL). Wichtige Analog/RF-Kennwerte – Transkonduktanz (gₘ) von 232 µS/µm, Ausgangsleitwert (g_ds) von 214 µS/µm, Gate-Source-Kapazität (C_gs) von 0,7 fF/µm, Gate-Drain-Kapazität (C_gd) von 3,7 fF/µm, Grenzfrequenz (f_T) von 11,9 GHz und Gain-Bandbreiten-Produkt (GBW) von 2,3 GHz – werden alle bei einer Drain-Source-Spannung von 0,5 V erreicht. Im Vergleich zu UTFET und LTFET liefert der TGTFET überlegene DC- und AC-Eigenschaften und positioniert sich als vielversprechender Kandidat für nächste Generation Low-Power- und Analog/RF-Anwendungen.

Hintergrund

Die fortgesetzte Skalierung von Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) hat historisch Verbesserungen in Energieeffizienz, Schaltgeschwindigkeit und Bauelementdichte getrieben. Der unvermeidliche Kompromiss zwischen Versorgungsspannungsreduzierung und Leckströmen (I_OFF) führt jedoch zu steigendem Standby-Strom, während Kurzkanaleffekte (SCEs) die Zuverlässigkeit verschlechtern. Um diesen Herausforderungen zu begegnen, konzentrierten sich Forscher auf die Reduzierung des Subschwellenhubs (SS) und der Betriebsspannung. Tunnel-Feldeffekttransistoren (TFETs), die Band-zu-Band-Tunneln nutzen, können SS < 60 mV/dec erreichen, was Sub-0,2-V-Betrieb und deutlich niedrigere I_OFF ermöglicht.

TFETs sind besonders attraktiv für niedrigleistungsfähige digitale Logik und aufkommende Analog/RF-Schaltungen. Doch konventionelle P-I-N-TFETs leiden unter begrenzter Tunnelfläche, die den Ein-Strom (I_ON) begrenzt. Jüngste strukturelle Innovationen – wie L-förmige (LTFET) und U-förmige (UTFET) Gates – haben die Tunnelgrenzfläche erweitert, I_ON gesteigert und dabei Kompaktheit bewahrt. Dennoch sind weitere Leistungsgewinne und detaillierte Analog/RF-Charakterisierungen essenziell.

Wir schlagen einen T-förmigen Gate Dual-Source TFET (TGTFET) vor, der die Tunnelfläche relativ zu LTFET und UTFET verdoppelt und Gate-Overlap einführt, um das elektrische Feld zu schärfen. Unsere TCAD-Studie demonstriert, dass dieses Design höheren I_ON, sub-60-mV/dec SS und überlegene Analog/RF-Kennwerte liefert.

Methoden

Die TGTFET-Struktur ist in Abb. 1 illustriert. Der Gate bildet eine „T“-Form (grüner Bereich), der sowohl vertikale als auch laterale n⁺-Taschen (gelb) überlappt, um das elektrische Feld an der Tunnelgrenzfläche zu verstärken. Duale Source-Bereiche flankieren den Gate (Saphir), während ein n⁺-Drain unter dem Kanal liegt. Diese Konfiguration erhöht die effektive Tunnelfläche und verschärft die Bandbiegeung, was die BTBT-Rate erhöht.

Abbildung 2 vergleicht TGTFET, UTFET und LTFET Strukturen. Der Gate-Overlap im TGTFET erhöht die Tunnelfeffizienz, und die Dual-Source-Anordnung verdoppelt die Übergangsfläche relativ zu den anderen Designs.

Wichtige Simulationsparameter: H_s = 30 nm, H_g = 40 nm, W_g = 6 nm, H_c = 15 nm, T_p = 5 nm, φ = 4,33 eV, T_ox = 2 nm (HfO₂), N_S = 1 × 10²⁰ cm⁻³, N_D = 1 × 10¹⁹ cm⁻³, N_sub = 1 × 10¹⁷ cm⁻³, N_P = 5 × 10¹⁸ cm⁻³. Alle Bauelemente teilen eine 1 µm Breite in der Simulation.

Simulationen wurden mit Silvaco Atlas durchgeführt unter Verwendung eines nicht-lokalen BTBT-Modells, Lombardi-Mobilität, Fermi-Statistik, Bandlückenverengung und Shockley-Read-Hall-Rekombination, um die Physik genau zu erfassen.

Ergebnisse und Diskussion

Bauelementmechanismus und DC-Kennlinien mit verschiedenen Parametern

Abbildung 3a zeigt die Transferkennlinien des TGTFET mit und ohne Gate-Overlap. Der Overlap steigert I_ON von 7,5 × 10⁻⁵ auf 8,1 × 10⁻⁵ A/µm bei V_g = V_d = 1 V. Abbildung 3b vergleicht TGTFET, UTFET und LTFET unter identischer Geometrie. Der TGTFET liefert einen zweifachen I_ON-Vorteil, mit SS_min = 24,4 mV/dec bei V_g = 0,1 V und SS_avg = 51,5 mV/dec über 0–0,5 V. Ein/Aus-Verhältnisse erreichen 6,7 × 10¹⁰ (V_g = V_d = 1 V) und 6,5 × 10⁸ (V_g = V_d = 0,5 V).

Abbildung 4 illustriert die BTBT-Rate für TGTFET mit und ohne 5-nm-Gate-Overlap. Der Overlap erweitert die Tunnelfläche, was direkt in höheren I_ON übersetzt.

Abbildung 5 präsentiert 3D-Elektrofeldkarten. Mit 5-nm-Overlap erscheinen zwei ausgeprägte Feldspitzen, die im Overlap-freien Fall fehlen. Die zugehörige Bandstruktur (Abb. 5c) offenbart ein größeres Tunnel-Fenster, was die erhöhte BTBT-Rate und I_ON erklärt.

Abbildung 6 untersucht den Einfluss der n⁺-Tasche. Erhöhte Taschendotierung erhöht I_OFF stark (Abb. 6a). Reduzierung der Taschendicke von 7 auf 3 nm bei fixer Dotierung von 5 × 10¹⁸ cm⁻³ verbessert SS und I_ON (Abb. 6b) ohne signifikanten Subschwellenleckstrom, was zeigt, dass leichtere Taschendotierung Off-Zustands-BTBT unterdrückt.

Abbildung 7 prüft Gate-Höhe (H_g) und Kanaldicke (H_c). Eine moderate Erhöhung von H_g mildert einen Energieband-Höcker, der den Elektronentransport behindert (Abb. 7c), und verbessert I_ON und SS. Verringerung von H_c verbessert I_ON leicht (Abb. 7b), aber weitere Reduktion auf 5 nm löst schweren Subschwellenleckstrom aus (Abb. 8), da der Eck-BTBT-Strom dominiert.

Abbildung 9 untersucht die Drain-Source-Spannung (V_d). Für V_d < 0,6 V steigt I_ON stark mit V_d aufgrund reduzierter Kanalwiderstände. Über 1,8 V sättigt I_ON, während I_OFF eskaliert, weil Eck-BTBT intensiviert wird. Im intermediären Bereich (0,6–1,8 V) demonstriert der TGTFET robuste, stabile Leistung und starke DIBL-Immunität.

Analog/RF-Leistung von TGTFET, UTFET und LTFET

Abbildung 10 zeigt die Transferkennlinien und Transkonduktanz (gₘ) der drei Bauelemente bei V_d = 0,5 V. Der TGTFET erreicht einen Spitzen-gₘ von 232 µS/µm – fast doppelt so hoch wie UTFET (120 µS/µm) und LTFET (110 µS/µm) – dank Dual-Source und Gate-Overlap.

Abbildung 11 illustriert Ausgangskennlinien, Ausgangsleitwert (g_ds) und Ausgangsimpedanz (R_o). Der TGTFET-Ausgangsstrom verdoppelt den von UTFET und LTFET, und sein g_ds erreicht 214 µS/µm mit R_o = 4,6 kΩ/µm bei V_d = 0,45 V. Das nicht-lineare R_o vs. V_d-Verhalten resultiert aus dem Zusammenspiel zwischen thermischer Anregung über die Drain-Barriere und tunnelbegrenztem Transport, ein Phänomen, das zuvor in TFET-Literatur berichtet wurde.

Kapazitätsanalyse (Abb. 14) zeigt, dass C_gs im Vergleich zu C_gd vernachlässigbar ist; somit wird die totale Gate-Kapazität (C_gg) von C_gd dominiert. Unter V_d = 0 V steigt C_gg steil mit V_g durch Elektronenakkumulation im Kanal. Bei V_d = 0,5 V bleibt C_gd flach, bis V_g 0,6 V übersteigt, was begrenzte Elektroneneinfang im Kanal bei niedrigem Gate-Bias widerspiegelt.

Abbildung 15 bestätigt, dass C_gd für alle drei Bauelemente mit steigender V_d bei fixiertem V_g abnimmt, während sie mit steigendem V_g bei fixiertem V_d zunimmt.

Grenzfrequenz (f_T) und Gain-Bandbreiten-Produkt (GBW) werden berechnet über f_T = gₘ/(2πC_gg) und GBW = gₘ/(2π·10·C_gd). Abbildung 16 zeigt, dass der TGTFET f_T = 11,9 GHz und GBW = 2,3 GHz bei V_d = 0,5 V erreicht – überlegen gegenüber UTFET (4,1 GHz, 0,5 GHz) und LTFET (8,7 GHz, 2,1 GHz). Die überlegene Frequenzantwort resultiert aus der Dual-Source-Architektur und reduziertem C_gg.

Schlussfolgerungen

Wir haben einen siliziumbasierten TGTFET mit T-förmigem Gate und Dual-Source-Architektur vorgestellt. Diese Konfiguration verdoppelt die Tunnelübergangsfläche und schärft über Gate-Overlap das elektrische Feld, was I_ON = 8,1 × 10⁻⁵ A/µm, I_ON/I_OFF = 6,7 × 10¹⁰ und SS_min = 24,4 mV/dec liefert. Das Bauelement zeigt starke DIBL-Resistenz und behält Leistung über einen weiten V_d-Bereich bei. Analog/RF-Analyse ergibt gₘ = 232 µS/µm, g_ds = 214 µS/µm, C_gg ≈ 3,7 fF/µm, f_T = 11,9 GHz und GBW = 2,3 GHz – überlegen gegenüber UTFET und LTFET. Diese Ergebnisse bestätigen, dass der TGTFET ein vielversprechender Kandidat für zukünftige Low-Power- und Hochfrequenzanwendungen ist.

Abkürzungen

C_gd:

Gate to Drain Capacitance (Gate-Drain-Kapazität)

C_gs:

Gate to Source Capacitance (Gate-Source-Kapazität)

f_T:

Cut-off Frequency (Grenzfrequenz)

GBW:

Gain Bandwidth (Gain-Bandbreiten-Produkt)

g_ds:

Output Conductance (Ausgangsleitwert)

g_m:

Transconductance (Transkonduktanz)

Hc:

Height of the Channel Layer (Höhe der Kanalschicht)

Hg:

Height of the Gate Electrode (Höhe der Gate-Elektrode)

Hs:

Height of the Source Layer (Höhe der Source-Schicht)

LTFET:

L-shaped Gate Tunnel FET (L-förmiger Gate Tunnel-FET)

N_D:

Doping Concentration of n⁺ Drain (Dotierungskonzentration n⁺ Drain)

N_P:

Doping Concentration of n⁺ Pocket (Dotierungskonzentration n⁺ Tasche)

N_S:

Doping Concentration of p⁺ Source (Dotierungskonzentration p⁺ Source)

N_sub:

Doping Concentration of p⁻ Substrate (Dotierungskonzentration p⁻ Substrat)

R_o:

Output Impedance (Ausgangsimpedanz)

TGTFET:

T-shaped Gate Dual-Source Tunnel FET (T-förmiger Gate Dual-Source Tunnel-FET)

Tox:

Thickness of HfO₂ Gate Dielectric (Dicke HfO₂ Gate-Dielektrikum)

Tp:

Thickness of n⁺ Pocket (Dicke n⁺ Tasche)

UTFET:

U-shaped Gate Tunnel FET (U-förmiger Gate Tunnel-FET)

V_d:

Drain to Source Voltage (Drain-Source-Spannung)

V_g:

Gate to Source Voltage (Gate-Source-Spannung)

Wg:

Width of the Gate Electrode (Breite der Gate-Elektrode)