Stufenförmige Kanaldicke steigert DG-TFET-Effizienz: Eine Simulationsstudie

Zusammenfassung

Double-Gate Tunnel-Feldeffekttransistoren (DG-TFETs) sollen die Limitationen von Leckstrom und Subthreshold-Swing überwinden. Allerdings leiden sie unter ambipolarem Verhalten aufgrund der symmetrischen Source/Drain-Architektur. Um den ambipolaren Strom zu unterdrücken, muss Asymmetrie zwischen Source und Drain eingeführt werden. In dieser Arbeit werden die Leistungen von DG-TFETs mit stufenförmiger Kanaldicke (SC-TFETs) mittels 2D-Simulation untersucht. Die Asymmetrie wird durch die stufenförmige Kanaldicke realisiert, wodurch das ambipolare Verhalten gemildert werden soll. Die Ergebnisse zeigen, dass der SC-TFET eine signifikante Reduktion des ambipolaren Stroms im Vergleich zum konventionellen DG-TFET aufweist. Die Mechanismen des SC-TFETs werden gründlich diskutiert, um physikalische Einsichten zu gewinnen. Die Einflüsse der Strukturparameter auf Einschaltspannung, Subthreshold-Swing, Drainstrom im Ein- und Ambipolarzustand werden ebenfalls dargestellt, um die optimale Struktur zu bestimmen.

Hintergrund

Mit fortschreitender extremer Skalierung stößt CMOS-Technologie mit konventionellen MOSFETs auf Herausforderungen wie steigenden Leckstrom und Subthreshold-Swing (SS). Tunnel-Feldeffekttransistoren (TFETs), die Band-zu-Band-Tunneln (BTBT) nutzen, sollen diese Limitationen überwinden. Silizium-basierte TFETs bieten Vorteile wie hohe Zuverlässigkeit und niedrige Kosten. Konventionelle silizium-basierte TFETs weisen jedoch im Vergleich zu MOSFETs einen relativ niedrigen Einstrom auf, bedingt durch die begrenzte BTBT-Rate. Um das Potenzial silizium-basierter TFETs zu entwickeln, wurden verschiedene neuartige TFET-Strukturen vorgeschlagen, um den Einstrom zu steigern. Der Double-Gate TFET (DG-TFET) zeigt eine verbesserte BTBT-Rate und damit erhöhten Einstrom. Allerdings steigt auch der ambipolare Strom, da die BTBT-Rate-Verbesserung auch im ambipolaren Zustand aktiv ist. Um den ambipolaren Strom weiter zu überwinden, muss Asymmetrie zwischen Source und Drain eingeführt werden. DG-TFETs mit Gate-Drain-Underlap und geringerer Drain-Dotierung sind gängige Methoden zur Linderung des ambipolaren Problems. Doch Gate-Drain-Underlap erfordert größere S/D-Abstände und geringere Drain-Dotierung erhöht die Seriewiderstände. Eine frühere Arbeit zeigte, dass ambipolare Effekte in TFETs mit Drain-Underlap durch Low-k-Spacer und Top-Bottom-Kontaktkonfiguration weiter gemildert werden können, was darauf hindeutet, dass kombinierte Asymmetrie-Strategien sinnvoll sein könnten. In unserer Vorarbeit wurde gezeigt, dass FinFETs mit asymmetrischer Fin-Breite die FinFET-Leistung verbessern. Zudem hat die Kanaldicke t_si einen signifikanten Einfluss auf die BTBT-Rate von DG-TFETs; daher könnte Asymmetrie zwischen Source- und Drain-Dicke den ambipolaren Strom weiter reduzieren und muss gründlich untersucht werden.

In dieser Arbeit untersuchen wir die verschiedenen Leistungen von DG-TFETs mit stufenförmiger Kanaldicke (SC-TFETs). Die Asymmetrie zwischen Source und Drain wird durch die stufenförmige Kanaldicke eingeführt, um den ambipolaren Strom zu reduzieren. Der Rest der Arbeit ist wie folgt gegliedert: Abschnitt 2 stellt Gerätestruktur und Simulationssetup vor. In Abschnitt 3 werden die Mechanismen des SC-TFETs gründlich diskutiert. Die detaillierte Diskussion der Einflüsse der Strukturparameter auf Transferkurven, Einschaltspannung (V_onset), durchschnittlichen SS und Drainstrom im Ein-/Ambipolarzustand folgt. Schließlich werden die Ergebnisse in Abschnitt 4 zusammengefasst.

Struktur und Simulation

Das schematische Diagramm des in dieser Arbeit betrachteten SC-TFETs ist in Abbildung 1a dargestellt. Die Kanaldicke im Source-Bereich unterscheidet sich von der im Drain-Bereich. Die Kanaldicke ändert sich stufenförmig an einem bestimmten Punkt im Kanalbereich. Die Stufenhöhe und Stufenposition werden als H und L_s bezeichnet. t_si1 und t_si2 sind die Kanaldicken nahe Source- bzw. Drain-Bereich. Die effektive Oxid-Dicke (EOT) beträgt 1 nm. Der Source-Bereich ist hoch p-dotiert (10²⁰ Atome/cm³), der Drain-Bereich hoch n-dotiert (10²⁰ Atome/cm³) zur Reduzierung des Seriewiderstands; der Kanalbereich ist leicht n-dotiert (10¹⁷ Atome/cm³). Zur Analyse der Einschaltspannung bei verschiedenen Kanaldicken-Setups ist die Metall-Gate-Arbeitsfunktion auf 4,5 eV festgelegt, die Gatelänge entspricht der Kanallänge L_ch = 50 nm. Die Simulationen erfolgen mit Sentaurus TCAD Release I-2013.12. Dotierungsabhängigkeits- und feldabhängiges Mobilitätsmodell sind das Philips Unified Mobility Model bzw. das Lombardi Mobility Model. Fermi-Dirac-Statistik, Shockley-Read-Hall- und Auger-Rekombinationsmodelle werden verwendet. Für hochdotierte Source/Drain-Bereiche wird das Bandlückenschmälerungs-Modell aktiviert. Das nicht-lokale BTBT-Modell basierend auf der Wentzel-Kramers-Brillouin (WKB)-Näherung, angepasst an experimentelle Ergebnisse, und das Dichtegradienten-Quantisierungsmodell werden für genaue Simulationen aktiviert. Die Einschaltspannung ist definiert als die Gate-Spannung, bei der der Subthreshold-Swing maximal ist. Der durchschnittliche SS wird vom Aus-Zustand bis I_d = 10⁻¹¹ A/µm extrahiert.

Ergebnisse und Diskussion

Transferkurven und Mechanismus

Abbildung 1b zeigt die Transferkurven von SC-TFET und konventionellen DG-TFETs in logarithmischer und linearer Skala. Ein-, Aus- und Ambipolarzustand sind markiert. Für TFETs sind höherer Einstrom und niedrigerer Ambipolarstrom erwünscht, was niedrige V_onset und SS sowie einen breiten Aus-Spannungsbereich erfordert. Wie in Abbildung 1b gezeigt, ist V_onset des konventionellen DG-TFETs mit t_si = 10 nm niedriger als bei t_si = 20 nm. Extrahierte Werte: DG-TFET (t_si = 10 nm): V_onset = 0,04 V, durchschnittlicher SS = 44,8 mV/dec; DG-TFET (t_si = 20 nm): V_onset = 0,1 V, SS = 50,6 mV/dec. Der Drainstrom des 10-nm-DG-TFETs ist um 94,7 % höher als beim 20-nm-DG-TFET, hauptsächlich wegen reduzierten SS und V_onset. Der Aus-Zustandsbereich des 10-nm-DG-TFETs beträgt jedoch nur 0,17 V, während der 20-nm-DG-TFET 0,45 V aufweist. Folglich ist der Ambipolarstrom des 20-nm-DG-TFETs um drei Größenordnungen niedriger als beim 10-nm-DG-TFET.

Zum fairen Vergleich sind t_si1 und t_si2 des SC-TFETs gleich den Kanaldicken der obigen konventionellen DG-TFETs: t_si1 = 10 nm (enger), t_si2 = 20 nm (weiter). Die Stufenposition liegt in der Kanalmitte (L_s = 25 nm). Der SC-TFET zeigt vielversprechende Eigenschaften: hoher Drainstrom im Einzustand (ähnlich dem 10-nm-DG-TFET), durchschnittlicher SS = 45,8 mV/dec, V_onset = 0,03 V. Der Aus-Zustandsbereich verbessert sich um 123,5 % und der Ambipolarstrom sinkt um drei Größenordnungen im Vergleich zum 10-nm-DG-TFET. Somit vereint der SC-TFET die Einzustands-Eigenschaften des schmalen DG-TFETs mit den Aus-/Ambipolar-Kurven des breiten DG-TFETs und erreicht gleichzeitig niedrigen SS, reduzierte V_onset und breiten Aus-Zustandsbereich.

Um den physikalischen Mechanismus zu erforschen, vergleichen wir BTBT-Raten und Energiebanddiagramme im Einzustand, nahe dem Einschaltpunkt und im Ambipolarzustand. Abbildung 2a zeigt die BTBT-Raten. Die BTBT-Rate hängt stark von der Kanaldicke ab. Der Zusammenhang zwischen Kanaldicke und BTBT-Strom I_BTBT lautet:

I_BTBT ∝ exp(−4λ√(2m*E_g²ᐟ³) / 3ℏ(ΔΦ + E_g))

wobei λ = (ε_sit_sit_ox/2ε_ox)¹ᐟ² die natürliche Länge ist, ε_si und ε_ox die Permittivitäten von Silizium und Oxid, t_ox die Oxid-Dicke, ΔΦ der Energiebereich für Tunneln, E_g die Bandlücke am Tunnelübergang und m* die Tunnelmasse. Gleichung (1) zeigt, dass I_BTBT mit abnehmender t_si zunimmt. Daher ist die BTBT-Rate des 10-nm-DG-TFETs höher als die des 20-nm-DG-TFETs. Der SC-TFET zeigt eine ähnliche BTBT-Ratenverteilung wie der 10-nm-DG-TFET, da BTBT im Einzustand hauptsächlich nahe dem Source-Übergang stattfindet und die Kanaldicke dort die Einzustands-BTBT-Rate bestimmt. Abbildung 2b zeigt die Energiebanddiagramme. Da die BTBT-Rate fundamental mit der Tunnelstrecke zusammenhängt, erklärt das Energiebanddiagramm die Ursache der BTBT-Raten-Variation. Die minimale Tunnelstrecke des SC-TFETs liegt nahe dem Source-Übergang und entspricht etwa der des 10-nm-DG-TFETs. Die minimale Tunnelstrecke des 20-nm-DG-TFETs ist deutlich breiter, weshalb seine BTBT-Rate reduziert ist.

Abbildung 3a zeigt die BTBT-Raten bei Gate-Spannung nahe Null und nahe der Einschaltspannung. Der SC-TFET besitzt die höchste BTBT-Rate, gefolgt vom 10-nm-DG-TFET; der 20-nm-DG-TFET die niedrigste. Abbildung 3b zeigt die zugehörigen Energiebanddiagramme. Der Ort der minimalen Distanz zwischen Valenz- und Leitungsband liegt im Kanalzentrum. Die minimale Distanz des breiteren DG-TFETs ist länger als die des SC-TFETs und des 10-nm-DG-TFETs, was zeigt, dass die Kanaldicke auch die BTBT-Rate am Einschaltpunkt stark beeinflusst. Daher hängt V_onset ebenfalls von der Kanaldicke ab. Der SC-TFET zeigt eine höhere BTBT-Rate als der 10-nm-DG-TFET trotz gleicher minimaler Kanaldicke, was auf die Potentialverteilungsänderung durch die Gaten-Ecke zurückzuführen ist (wie in anderen Arbeiten beobachtet). Resultat: SC-TFET hat die niedrigste V_onset, gefolgt vom 10-nm-DG-TFET, der 20-nm-DG-TFET die höchste V_onset.

Abbildung 4a vergleicht die BTBT-Raten im Ambipolarzustand. Da die BTBT-Rate stark von der Kanaldicke abhängt, zeigt der 10-nm-DG-TFET die signifikanteste BTBT-Rate. Der SC-TFET hingegen zeigt eine ähnliche BTBT-Rate wie der 20-nm-DG-TFET, da das Tunneln hauptsächlich im Drain-Bereich erzeugt wird und der SC-TFET dort eine größere Kanaldicke hat. Abbildung 4b zeigt das Energiebanddiagramm im Ambipolarzustand. Die minimale Tunnelstrecke liegt nahe dem Drain-Bereich. Die Tunnelstrecken von SC-TFET und 20-nm-DG-TFET sind größer als die des 10-nm-DG-TFETs, was den niedrigen Ambipolarstrom von SC-TFET und 20-nm-DG-TFET erklärt.

Einflüsse von H und L_s auf DC-Kennlinien

Abbildung 5a zeigt Transferkurven des SC-TFETs mit verschiedenen H bei t_si1 = 10 nm. H hat geringen Einfluss auf den Einstrom. Der Ambipolarstrom nimmt jedoch signifikant ab, wenn H zunimmt, und der Aus-Zustandsbereich verbessert sich ebenfalls. Die Reduktion des Ambipolarstroms nimmt mit zunehmendem H ab. Grund: Der Kopplungseffekt der Double-Gate-Struktur wird bei größerer Kanaldicke weniger signifikant. Daher werden die BTBT-Raten mit zunehmendem H unabhängiger von der Kanaldicke, was zur Sättigung des Ambipolarstroms führt. Um optimale Strukturparameter zu finden, werden die Effekte von H (0 bis 15 nm) auf die Geräteleistung in Abbildung 5b–d extrahiert. Abbildung 5b zeigt V_onset und BTBT-Raten-Variation mit verschiedenen H und t_si1. V_onset nimmt monoton mit zunehmendem H ab, weil die Gaten-Ecke die Potentialverteilung im Kanal verändert, was BTBT-Rate und V_onset alteriert. Die BTBT-Rate steigt mit H, was die verringerte V_onset erklärt. V_onset steigt mit zunehmendem t_si1, da dies die BTBT-Rate schwächt. Abbildung 5c zeigt den durchschnittlichen SS bei verschiedenen H und t_si1. Der SS-Trend mit H ist entgegengesetzt zu V_onset: SS steigt mit H. Da der Einstrom von t_si1 abhängt, haben SC-TFETs mit gleichem t_si1 aber unterschiedlichem H ähnlichen Einstrom. Da V_onset mit H abnimmt, vergrößert sich der Gate-Spannungsbereich, um denselben Drainstrom zu treiben, wodurch der durchschnittliche SS monoton mit H steigt. Erhöhtes t_si1 verschlechtert SS aufgrund reduzierter Gate-Kontrollfähigkeit. Abbildung 5d zeigt Drainströme im Ein- und Ambipolarzustand bei verschiedenen H und t_si1. Der Einstrom ist nahezu unabhängig von H, aber stark von t_si1 abhängig, was bestätigt, dass Einzustands-Tunneln hauptsächlich nahe Source stattfindet und stark von der dortigen Kanaldicke abhängt. Der Ambipolarstrom sinkt mit zunehmendem H, da Ambipolar-Tunneln im Drain-Bereich dominiert und erhöhte Drain-Seiten-Dicke den Ambipolarstrom schwächt. Der Ambipolarstrom fällt signifikanter, wenn H < 10 nm ist, aufgrund stärkerer Kopplung bei dünnerer Kanaldicke.

Abbildung 6a zeigt Transferkurven bei verschiedenen L_s. L_s = 0 nm entspricht dem konventionellen DG-TFET mit t_si2, L_s = 50 nm dem mit t_si1. Die Stufenposition hat signifikanten Einfluss auf Ambipolarstrom und Aus-Zustandsbereich. SC-TFETs mit L_s < 30 nm zeigen ähnlichen Ambipolarstrom und Aus-Zustandsbereich. Übersteigt L_s 30 nm, steigt der Ambipolarstrom stark an. Abbildung 6b zeigt V_onset und BTBT-Raten-Variation mit verschiedenen L_s und t_si1. Der Trend, dass V_onset mit t_si1 steigt, ist deutlich. Der Wendepunkt bei L_s = 10 nm resultiert aus der Variation von t_si1. Da L_s = 0 nm der konventionelle DG-TFET mit größerer Kanaldicke ist, sinkt die BTBT-Rate, was zu erhöhtem V_onset und verringertem Einstrom führt. Abgesehen vom konventionellen DG-TFET steigt V_onset des SC-TFETs monoton mit L_s, aufgrund reduzierter BTBT-Rate durch die Stufenkanalstruktur. Abbildung 6c zeigt die Einflüsse von L_s und t_si1 auf SS. Erhöhtes t_si1 verschlechtert SS. Laut Gleichung (1) verringert größere Kanaldicke die Kopplungseffekte zwischen Gate-Elektroden, was die Gate-Kontrollfähigkeit reduziert und SS erhöht. Wenn L_s sinkt, expandiert der Bereich mit größerer Kanaldicke und schwächt die gesamte Gate-Kontrollfähigkeit. Daher verschlechtert ein reduziertes L_s den SS, was in Abbildung 6c deutlich wird. Abbildung 6d zeigt Drainströme im Ein- und Ambipolarzustand bei verschiedenen L_s und t_si1. Der Einstrom des SC-TFETs entspricht etwa dem konventionellen DG-TFETs mit entsprechendem t_si1. Beim Ambipolarstrom zeigen SC-TFETs mit L_s < 30 nm ähnlichen Strom wie konventionelle DG-TFETs mit entsprechendem t_si2. Steigt L_s auf 40 nm, steigt der Ambipolarstrom dramatisch. Für SC-TFET mit L_s = 40 nm und t_si1 = 20 nm ist der Ambipolarstrom sogar größer als beim 20-nm-DG-TFET. Grund: Der vertikale Teil der Gate-Elektrode kann den Tunnelbereich verstärken, besonders wenn er nahe am PN-Übergang liegt. Dies zeigt, dass L_s < 40 nm sein sollte, um Ambipolarstrom zu reduzieren.

Zur Bestimmung der optimalen Strukturparameter wird eine orthogonale Simulation durchgeführt, die den kombinierten Effekt von H und L_s auf die Geräteleistung untersucht. t_si1 wird auf 10 nm fixiert für höheren Einstrom. Abbildung 7a zeigt den Ambipolarstrom als Funktion von L_s bei verschiedenen H. Der Ambipolarstrom sinkt signifikant mit abnehmendem H (d.h. größere H-Werte sind vielversprechend für niedrigeren Ambipolarstrom). Der Nutzen größerer H wird jedoch weniger signifikant. Daher wäre H = 15 nm optimal, da größere H nur die Gerätefläche erhöhen. Ein verringertes L_s senkt auch den Ambipolarstrom, besonders bei größerem H. Daher ist ein niedrigeres L_s für minimalen Ambipolarstrom erwünscht. Allerdings könnte ein niedrigeres L_s auch den Subthreshold-Swing erhöhen, wie in Abbildung 7b zu sehen. SS steigt langsam mit höherem L_s, aber schnell mit niedrigerem L_s, was L_s ≈ 25 nm als Kompromisswert nahelegt. Somit sind die optimalen Geräteparameter H = 15 nm und L_s = 25 nm, wo sowohl Ambipolarstrom als auch Subthreshold-Swing relativ niedrig sind.

Herstellungsverfahren

Ein machbarer Fertigungsprozess des SC-TFETs ist in Abbildung 8 dargestellt. Aufgrund der einzigartigen Kanalform kann die stufenförmige Kanaldicke leichter durch Adoption einer vertikalen Struktur realisiert werden. Der Prozess beginnt mit der Vorbereitung des Siliziumsubstrats mit SiN- und Photoresist-Abscheidung (Abb. 8a). In Abb. 8b wird SiN durch Lithographie strukturiert, gefolgt von Ätzen zur Bildung des Kanalbereichs, dann wird der N⁺-Bereich durch vertikale As-Implantation und Glühen eingeführt. Anschließend wird Isolationsoxid abgeschieden, um den Drain-Bereich vor Ätzen im folgenden Prozess zu schützen (Abb. 8c). In Abb. 8d werden Aschen und Trimmen mittels reaktiver Ionenätzung eingesetzt, um Dicke und Breite des SiN zu reduzieren. Die stufenförmige Kanaldicke wird dann durch Ätzen eingeführt (Abb. 8e). Die verbleibenden Prozesse ähneln dem konventionellen vertikalen TFET: Gate-Oxid-Bildung, Gate-Abscheidung, Silizium-Exposition und Source-Bereich-Implantation (Abb. 8f).

Fazit

Wir haben die elektrischen Leistungen von DG-TFETs mit stufenförmiger Kanaldicke (SC-TFETs) mittels 2D-Simulation untersucht. Die Asymmetrie zwischen Source und Drain wird durch die stufenförmige Kanaldicke eingeführt, wodurch das ambipolare Verhalten signifikant gemildert wird. Der SC-TFET zeigt ähnliche Einzustands-Eigenschaften wie der konventionelle DG-TFET mit entsprechendem t_si1 und parallele Aus-/Ambipolar-Kurven wie der konventionelle DG-TFET mit entsprechendem t_si2. Dadurch erreicht der SC-TFET gleichzeitig breiten Aus-Zustandsbereich, niedrigen Ambipolarstrom und beibehält niedrigen SS. Die Mechanismen des SC-TFETs wurden gründlich diskutiert, um physikalische Einsichten zu gewinnen. Die Einflüsse der Strukturparameter auf Einschaltspannung, Subthreshold-Swing, Drainstrom im Ein- und Ambipolarzustand wurden untersucht, um die optimale Struktur zu bestimmen. Der SC-TFET mit H = 15 nm und L_s = 25 nm zeigt die optimale Leistung. Zudem bietet die Architektur der stufenförmigen Kanaldicke eine alternative Asymmetrie-Methode. Da kombinierte Asymmetrie-Strategien als effektiv erwiesen sind, könnte unsere Arbeit weitere Leistungsverbesserungen des TFETs ermöglichen.