Optimierung bilateraler Gate-kontrollierter S/D-symmetrischer TFETs: Strukturparameter & bidirektionale Performance

Zusammenfassung

In dieser Arbeit wird ein bilateraler Gate-kontrollierter, S/D-symmetrischer und austauschbarer bidirektionaler Tunnel-Feldeffekttransistor (B-TFET) vorgestellt, der im Vergleich zu konventionellen asymmetrischen TFETs den Vorteil bidirektionaler Schaltcharakteristiken und Kompatibilität mit CMOS-Integrierten Schaltungen bietet. Die Auswirkungen von Strukturparametern – Dotierungskonzentrationen der N⁺- und P⁺-Bereiche, Länge des N⁺-Bereichs und Länge des intrinsischen Bereichs – auf die Bauelementleistung (Transfercharakteristiken, I_on/I_off-Verhältnis, Subschwellensteilheit) und die zugrundeliegenden physikalischen Mechanismen werden detailliert diskutiert und erklärt.

Einleitung

Der Energieverbrauch ist eines der Hauptprobleme der Halbleiterindustrie. Arbeitet ein Bauelement im Ein-Zustand, muss sein Leitstrom einen bestimmten kritischen Wert erreichen; der zugehörige Gate-Spannungswert wird als Schwellenspannung definiert. Im Aus-Zustand sollte die Gate-Spannung einen anderen Wert als im kritischen Ein-Zustand annehmen, oft als Aus-Zustandsspannung bezeichnet. Der Begriff Subschwellensteilheit (SS) beschreibt den Gate-Spannungsänderungsbedarf für eine Dekade Stromänderung zwischen Aus-Zustand und kritischem Ein-Zustand. Ein gut designtes Bauelement mit festgelegtem kritischem Ein-Zustandsstrom, Schwellenspannung und Aus-Zustandsspannung weist bei kleinerer SS stärkere Stromänderungen im Subschwellenbereich, geringeren Leckstrom im Aus-Zustand und damit niedrigeren statischen Energieverbrauch auf. Die SS von Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), den Basiszellen integrierter Schaltungen, ist durch den physikalischen Mechanismus der Stromerzeugung auf minimal 60 mV/dec bei Raumtemperatur begrenzt (exakt 63 mV/dec bei 300 K). Um diese Limitierung zu überwinden, wurden in den letzten Jahren Tunnel-Feldeffekttransistoren (PIN- oder NIP-TFETs) auf Siliziumbasis vorgeschlagen. Ein konventioneller TFET entsteht durch Einfügen einer schwach dotierten intrinsischen Halbleiterschicht zwischen p- und n-Typ-Halbleitermaterial. Im Vergleich zum MOSFET bietet der TFET Vorteile wie hohe Empfindlichkeit und niedrigen statischen Energieverbrauch [1]. Der TFET schaltet durch Modulation des Quantentunnelns durch eine Barriere, im Gegensatz zur thermischen Emission über eine Barriere beim MOSFET. Damit unterliegt der TFET nicht der thermischen Maxwell-Boltzmann-Verteilung der Ladungsträger, die die SS des MOSFET auf 60 mV/dec begrenzt [2]. Das Konzept wurde von Chang et al. bei IBM vorgeschlagen [3]. Erstmals demonstrierten Joerg Appenzeller und Kollegen bei IBM, dass die SS eines TFET unter 60 mV/dec fallen kann [4]. TFETs können als energieeffiziente elektronische Schalter dienen, durchbrechen den Flaschenhals der MOSFETs und reduzieren den IC-Energieverbrauch drastisch. Der Fertigungsprozess ist MOSFET-kompatibel, sodass TFETs den MOSFET als Basiseinheit nächster Generation integrierter Schaltungen ablösen könnten. Daher sind TFETs in den letzten Jahren zu einem heißen Forschungsthema geworden [5, 6]. Zur Verbesserung von TFET-Leistung hinsichtlich SS, Vorwärtsstrom und Rückwärtsleckage wurden zahlreiche Studien zur Strukturdesign-Optimierung durchgeführt, fokussierend auf Kanal- und Gate-Elektrodengeometrie [7-12], Gate-Dielektrika mit unterschiedlichen Arbeitseigenschaften [13-15], Gate-Dielektrika mit verschiedenen Dielektrizitätskonstanten [15-20] sowie analytische Modellierung von Double-Gate- [21-27] und Surrounding-Gate-Strukturen [28-33]. Ein Nachteil siliziumbasierter TFETs gegenüber MOSFETs ist der geringere Vorwärtsstrom, dessen Höhe durch die Effizienz der Tunnelstromerzeugung bestimmt wird. Diese kann durch Verringerung der Bandlücke im Band-zu-Band-Tunnelbereich oder Verringerung der Tunnelgebiet-Dicke gesteigert werden. Daher wurden in der Materialforschung TFETs auf Basis von Schmalband-Halbleitern und Heteroübergang-Tunnelstrukturen intensiv entwickelt [34-38]. Auch die Einführung zweidimensionaler Materialien als ultradünne Tunnel-Schichten wurde umfassend untersucht [39-44]. Zusätzlich gibt es Arbeiten zur Zuverlässigkeit von TFETs, z. B. Einfluss der Source-Dotierung auf Bandlücken-Überlappung [45], Trap-assistiertes Tunnelns auf Subschwellencharakteristik [46], zufällige Dotierung auf Bauelementleistung [47]. Die aktuelle Forschung zielt jedoch hauptsächlich auf Grundlagen einzelner TFETs ab. Das wichtigste fundamentale Ziel der TFET-Entwicklung ist es, eine Basistruktur mit geringerem Energieverbrauch bereitzustellen, die die bestehende MOSFET-Struktur ersetzt. Um dieses Ziel zu erreichen, muss der TFET in einer konkreten Schaltung auf MOSFET-Kompatibilität geprüft werden. Aktuell wird die Schaltungsdesign-Strategie auf Basis von TFETs allmählich erforscht, z. B. analoge und Mixed-Signal-Schaltungen [48-50], digitale Logikschaltungen [50, 51], Power-Management-Schaltungen [52] sowie Hybridschaltungen aus MOSFETs und TFETs [53]. Die Dotierungstypen von Source- und Drain-Bereich sind jedoch entgegengesetzt, was eine Asymmetrie erzeugt. Diese asymmetrische Struktur verhindert einen vollständigen Ersatz des MOSFET mit seiner Source/Drain-Symmetrie.

Am Beispiel des n-Typ-TFET: Die p-dotierte Seite dient als Source, die n-dotierte als Drain. Im Betrieb muss eine positive Potentialdifferenz von Drain zu Source angelegt werden. Werden Source und Drain vertauscht (p-Seite auf höherem Potential), liegt der durch p- und n-Bereich gebildete pn-Übergang immer in Vorwärtsrichtung, die Gate-Kontrolle versagt, der TFET bleibt nahezu immer im Ein-Zustand und kann nicht abgeschaltet werden – die Schaltfunktion fällt aus. Schaltungsfunktionsblöcke (z. B. Übertragungsgatter), die bidirektionale Schaltcharakteristiken benötigen, lassen sich mit konventionellen asymmetrischen TFETs nur schwer realisieren. Um dieses Problem zu lösen, wurde ein Source/Drain-symmetrischer, austauschbarer bidirektionaler TFET (B-TFET) vorgeschlagen [54], der bidirektionale Schaltcharakteristiken und CMOS-Kompatibilität bietet. In dieser Arbeit wird ein modifizierter bilateraler Gate-kontrollierter B-TFET mit planarem Kanal vorgestellt. Die Auswirkungen zentraler Strukturparameter – Dotierungskonzentrationen von N⁺- und P⁺-Bereich, Länge des N⁺-Bereichs und Länge des intrinsischen Bereichs – auf Bauelementleistung (Transfercharakteristiken, I_on/I_off-Verhältnis, Subschwellensteilheit) werden basierend auf physikalischer Analyse detailliert erklärt und anschließend optimiert.

Methoden

Abbildung 1a zeigt die schematische Draufsicht des bilateralen Gate-kontrollierten N-Typ-B-TFETs mit planarem Kanal, Abb. 1b den Querschnitt. Im Gegensatz zum konventionellen TFET ist der vorgeschlagene B-TFET vollständig symmetrisch: Die austauschbaren P⁺-dotierten Source/Drain-Bereiche liegen auf beiden Seiten des Siliziumkörpers, die Gate-Elektrode auf beiden Seiten des Siliziumkörpers. Die gesamte Struktur ist symmetrisch. Der N⁺-dotierte Bereich befindet sich im zentralen Teil des Siliziumkörpers. L und W sind die Gesamtlänge bzw. -breite des Bauelements. L_i ist die Länge des intrinsischen Bereichs; L_N+ die Länge des N⁺-Bereichs; L_S/D und W_S/D Länge und Breite der P⁺ Source/Drain-Bereiche; T die Siliziumkörperdicke; t_ox die Gate-Oxid-Dicke; t_i die Dicke des intrinsischen Tunnelbereichs zwischen S/D-Bereich und Gate-Oxid.

a Schematische Draufsicht des bilateralen Gate-kontrollierten N-Typ-B-TFETs mit planarem Kanal. b Querschnitt des bilateralen Gate-kontrollierten N-Typ-B-TFETs.

In dieser Arbeit werden alle physikalischen Modelle aktiviert: Fermi-Statistik-Modell, CVT-Mobilitätsmodell, Auger-Rekombinationsmodell, Bandlücken-Verschmälerungsmodell und ein Standard-Modell für Band-zu-Band-Tunneln. Alle Bauelementparameter sind in Tabelle 1 aufgeführt.

Ergebnisse und Diskussion

Abbildung 2a, b zeigen Transfercharakteristik, I_on/I_off-Verhältnis und durchschnittliche SS bei verschiedenen N_D (10¹⁸–10²¹ cm⁻³). In Abb. 2a beeinflusst N_D die Intensität des umgekehrt polarisierten Drain-Source-Leckstroms. Mit steigender Dotierungskonzentration wird der Leckstrom signifikant unterdrückt, während der Vorwärtsstrom sich kaum ändert. In Abb. 2b wirken sich SS und I_on/I_off ebenfalls durch N_D aus. Da der umgekehrte Leckstrom stark unterdrückt wird, sinkt der Strom am statischen Betriebspunkt, wodurch die durchschnittliche SS abnimmt. Da der Vorwärtsstrom weit weniger beeinflusst wird als der Rückwärtsleckstrom, steigt das I_on/I_off-Verhältnis mit steigender Dotierungskonzentration. Abb. 2c, d zeigen die 2D-Potenzialverteilungen bei umgekehrter Polarisation für N_D = 10¹⁹ cm⁻³ und 10²¹ cm⁻³. Bei umgekehrter Gate-Polarisation entsteht ein starkes elektrisches Feld zwischen vorwärts gepoltem Drain und umgekehrt gepoltem Gate, was starken Band-zu-Band-Tunnelstrom nahe der Drain-Region erzeugt. Von den entstehenden Elektron-Loch-Paaren fließen Elektronen direkt aus dem Drain ab, während Valenzbandlöcher durch den N⁺-Bereich, anschließend durch den intrinsischen Bereich auf der Source-Seite zur Source-Elektrode fließen müssen, um den kontinuierlichen Leckstrom zu bilden. Um den Leckstrom zu minimieren, sollten die durch Band-zu-Band-Tunneln erzeugten Löcher effektiv am Austritt aus dem N⁺-Bereich gehindert werden. Im Vergleich zum niedriger dotierten N⁺-Bereich bildet der höher dotierte N⁺-Bereich eine größere Potentialdifferenz zum P⁺-Bereich, d. h. der Potentialwert an der Grenze zwischen intrinsischem Bereich und N⁺-Bereich steigt mit N_D, da der höher dotierte N⁺-Bereich einen größeren Elektronenkonzentrationsunterschied zwischen Source und Drain erzeugt. Dadurch diffundieren mehr Elektronen aus dem N⁺-Bereich in die intrinsischen Bereiche beider Seiten, was die Menge positiver Ladungen (hauptsächlich Donatoren) im N⁺-Bereich nach Ionisation erhöht und die Potentialdifferenz zum P⁺-Bereich vergrößert. Genau weil der höher dotierte N⁺-Bereich nach Ionisation ein höheres Potential als beide Source- und Drain-Seiten aufweist, können die durch Band-zu-Band-Tunneln nahe der Drain-Region erzeugten Löcher effektiver blockiert werden, was den Leckstrom stärker verringert.

a I_ds–V_gs-Transfercharakteristiken und b Variation von SS und I_on/I_off-Verhältnis des vorgeschlagenen B-TFETs bei verschiedenen N_D; umgekehrt polarisierte 2D-Potenzialverteilung mit c N_D = 10¹⁹ cm⁻³ und d N_D = 10²¹ cm⁻³.

Neben der Dotierungskonzentration des N⁺-Bereichs ist dessen Länge ein weiterer Schlüsselparameter, der den umgekehrt polarisierten Leckstrom stark beeinflusst. Abb. 3a, b zeigen die I_ds–V_gs-Transfercharakteristiken des vorgeschlagenen B-TFETs bei verschiedenen L_N+. Der umgekehrt polarisierte Leckstrom nimmt mit zunehmender L_N+ stark ab. Wie Abb. 2b zeigt, werden auch SS und I_on/I_off durch L_N+ beeinflusst. Mit steigender L_N+ wird der Rückwärtsleckstrom signifikant unterdrückt, wodurch der Strom am statischen Betriebspunkt und die durchschnittliche SS sinken. Der Vorwärtsstrom ist weit weniger betroffen als der Rückwärtsleckstrom, und das I_on/I_off-Verhältnis steigt mit L_N+. Abb. 3c, d zeigen die 2D-Lochkonzentrationsverteilung des vorgeschlagenen B-TFETs bei umgekehrter Polarisation für L_N+ = 2 nm bzw. 80 nm. Bei L_N+ = 2 nm beträgt die minimale Lochkonzentration im N⁺-Bereich über 10¹⁷ cm⁻³, bei L_N+ = 80 nm liegt sie unter 10¹⁴ cm⁻³. Die Verlängerung des N⁺-Bereichs verstärkt dessen Fähigkeit, Löcher am Durchgang zu hindern. Als Nicht-Gleichgewichts-Minderheitsladungsträger im N⁺-Bereich rekombinieren mehr Löcher mit Elektronen, bevor sie den N⁺-Bereich durchqueren, wenn dieser länger ist. Die Verlängerung des N⁺-Bereichs kann somit auch einen kontinuierlichen umgekehrt polarisierten Leckstrom bilden. Die durchschnittliche SS kann auf 40,2 mV/dec reduziert werden, das I_on/I_off-Verhältnis kann 10¹⁰ übersteigen.

a I_ds–V_gs-Charakteristiken; b Variation von SS und I_on/I_off-Verhältnis des vorgeschlagenen B-TFETs bei verschiedenen L_N+; 2D-Lochkonzentrationsverteilung des vorgeschlagenen B-TFETs unter umgekehrter Polarisation für L_N+ = c 2 nm und d 80 nm.

Abbildung 4a, b zeigen die I_ds–V_gs-Transfercharakteristiken und Änderungen von SS und I_on/I_off-Verhältnis des vorgeschlagenen B-TFETs bei verschiedenen L_i. Der Vorwärtsstrom nimmt mit steigender L_i ab, da der Widerstand des intrinsischen Bereichs proportional zu seiner Länge ist. Um den Vorwärtsstrom zu maximieren, sollte L_i minimiert werden. Allerdings verstärkt die Verringerung von L_i das elektrische Feld im intrinsischen Bereich zwischen Source-P⁺-Bereich und N⁺-Bereich, sodass die Bandbiegung nahe diesem Bereich stärker ist als nahe der Drain-Elektrode, was mehr umgekehrt polarisierten Leckstrom induziert. Abb. 4c, d zeigen die 2D-umgekehrt polarisierten Potenzialverteilungen für L_i = 4 nm bzw. 100 nm. Im Fall des kürzesten L_i (4 nm) ist das elektrische Feld im intrinsischen Bereich zwischen Source-P⁺-Bereich und N⁺-Bereich nahe der Source-Elektrode viel stärker als im intrinsischen Bereich zwischen Drain-P⁺-Bereich und N⁺-Bereich nahe der Drain-Elektrode. Der Leckstrom bleibt dann nahezu konstant und unabhängig von der Gate-Spannungsänderung. Abb. 4b zeigt, dass der optimale Wertebereich für L_i etwa 7–10 nm beträgt, wo die SS auf ein Tal von 41 mV/dec sinkt und das I_on/I_off-Verhältnis auf ein Maximum von fast 10⁸ steigt.

a I_ds–V_gs-Charakteristiken des B-TFETs und b Variation von SS und I_on/I_off-Verhältnis bei verschiedenen L_i; 2D-umgekehrt polarisierte Potenzialverteilung des vorgeschlagenen B-TFETs für L_i = c 20 nm und d 100 nm.

Abbildung 5a, b zeigen die I_ds–V_gs-Transfercharakteristiken und Änderungen von SS und I_on/I_off-Verhältnis des vorgeschlagenen B-TFETs bei verschiedenen N_A. Abb. 5a zeigt, dass durch Erhöhung der P⁺-Dotierungskonzentration eine geringere SS und ein größerer Vorwärtsstrom erreicht werden. Der umgekehrt polarisierte Leckstrom wird durch N_A-Änderungen nicht offensichtlich beeinflusst, aber der Vorwärtsstrom kann durch Erhöhung von N_A gesteigert werden. In Abb. 5b verbessern sich sowohl SS als auch I_on/I_off-Verhältnis durch Erhöhung von N_A. Abb. 5c, d zeigen die 2D-elektrischen Feldverteilungen des vorgeschlagenen B-TFETs für N_A = 10¹⁹ cm⁻³ bzw. 10²¹ cm⁻³. Die Erhöhung von N_A verstärkt das elektrische Feld im intrinsischen Tunnelbereich; dadurch können mehr Elektron-Loch-Paare durch Band-zu-Band-Tunneln erzeugt werden, was den Vorwärtsstrom des vorgeschlagenen B-TFETs erhöht.

a I_ds–V_gs-Transfercharakteristiken, b Variation von SS und I_on/I_off-Verhältnis des vorgeschlagenen B-TFETs bei verschiedenen N_A. 2D-umgekehrt polarisierte elektrische Feldverteilung des vorgeschlagenen B-TFETs für N_A = c 10¹⁹ cm⁻³ und d 10²¹ cm⁻³.

Aus der obigen Diskussion folgt, dass sowohl N_D als auch N_A auf den maximal möglichen Wert gesetzt werden sollten. Der optimale Wertebereich für L_i liegt bei 7–10 nm. Es besteht jedoch ein Trade-off zwischen statischem Energieverbrauch und L_N+. Abbildung 6 zeigt die I_ds–V_ds-Transfercharakteristiken des optimierten B-TFETs bei verschiedenen L_N+. L_N+ kann je nach statischem Energieverbrauchs-Anforderung gewählt werden. Als Kompromiss, um ein I_on/I_off-Verhältnis über 10⁸ zu gewährleisten, wird L_N+ ≥ 20 nm empfohlen. Der Ein-Strom steigt auf ca. 6 × 10^–6 A, die SS sinkt auf 38 mV/dec.

I_ds–V_ds-Transfercharakteristiken des optimierten B-TFETs bei verschiedenen L_N+.

Schlussfolgerungen

In dieser Arbeit werden die Auswirkungen der Strukturparameter und der interne Mechanismus eines bilateralen Gate-kontrollierten, S/D-symmetrischen und austauschbaren bidirektionalen Tunnel-Feldeffekttransistors analysiert. Die Effekte zentraler Parameter – Konzentration und Länge des N⁺-Bereichs, Länge des intrinsischen Bereichs zwischen P⁺- und N⁺-Bereich, Konzentration des P⁺-Bereichs – werden detailliert diskutiert. Im Vergleich zum konventionellen TFET weist der B-TFET den Vorteil starker Resistenz gegen umgekehrt polarisierten Leckstrom auf. Dadurch können gute Leistungen wie niedrigere durchschnittliche SS und höheres I_on/I_off-Verhältnis erzielt werden. Zudem ist der B-TFET aufgrund seiner strukturellen Symmetrie und der austauschbaren Source/Drain-Bidirektionalität besser mit CMOS-Schaltungen kompatibel.

Verfügbarkeit von Daten und Materialien

Wir haben eine Erklärung zur Verfügbarkeit von Daten und Materialien für uns und im Namen unserer Koautoren unter „Interessenkonflikt“ aufgenommen. Alle verfügbaren Daten und Materialien sind Originalarbeiten. Alle Daten wurden im Manuskript klar bereitgestellt, ohne zusätzliche Daten und unterstützende Materialien.

Abkürzungen

L:

Gesamtlänge des vorgeschlagenen Bauelements

W:

Gesamtbreite des vorgeschlagenen Bauelements

L_i:

Länge des intrinsischen Bereichs

L_N+:

Länge des N⁺-Bereichs

L_S/D:

Länge der P⁺ Source/Drain-austauschbaren Bereiche

W_S/D:

Breite der P⁺ Source/Drain-austauschbaren Bereiche

T:

Siliziumkörperdicke

t_ox:

Gate-Oxid-Dicke

t_i:

Dicke des intrinsischen Tunnelbereichs zwischen S/D-Bereich und Gate-Oxid

MOSFET:

Metall-Oxid-Halbleiter-Feldeffekttransistor

TFET:

Tunnel-Feldeffekttransistor