Sub-10 nm InSe-Feldeffekttransistoren durch neuartige Sandwich-Indium-Ohmkontakte: Eine theoretische Studie

Zusammenfassung

Zweidimensionales Indiumselenid (InSe) hat sich als vielversprechendes Kanalmaterial für zukünftige CMOS-Knoten etabliert, bietet Ladungsträgermobilitäten um 2000 cm²/V·s und Ein/Aus-Verhältnisse über 10⁸ in experimentellen Bauelementen. Theoretische Arbeiten vorhergesagt, dass InSe-Feldeffekttransistoren (FETs) im ballistischen Limit bis zu Sub-10-nm-Gatlängen hohe Leistung beibehalten können, doch das Erreichen niederohmiger Ohmscher Kontakte bleibt der primäre Flaschenhals. Hier führen wir eine neuartige Sandwich-Indium-Kontaktarchitektur ein – Indium/InSe/Indium –, die gleichzeitig den Tunnelbarriere eliminiert, die Schottky-Barriere unterdrückt und effektives n-Typ-Dotieren bereitstellt. Erstprinzip-Rechnungen zeigen, dass der Kontaktwiderstand auf 0,032 ± 0,002 Ω·mm fällt, eine Reduktion von mehr als 50 % relativ zu konventionellen Top-Kontakten. Bauelementsimulationen für Gatlängen von 7, 5 und 3 nm demonstrieren, dass die Sandwich-Kontakte den Strom um 69,4 %, 50 % und 49 % steigern, während die intrinsische Verzögerung um 20,4 %, 16,7 % und 18,9 % reduziert wird. Energie-Verzögerungs-Produkt (EDP) Benchmarks zeigen, dass InSe-FETs mit Sandwich-Kontakten MoS₂-Bauelemente übertreffen und die International Technology Roadmap for Semiconductors (ITRS) 2024 Spezifikationen erfüllen, sich dem oberen Limit idealer Schwarzer-Phosphor-FETs annähern. Diese Ergebnisse etablieren die Sandwich-Struktur als vielversprechende Route zu hochleistungsfähigen InSe-Transistoren in der nächsten Generation der Logiktechnologie.

Einleitung

Zweidimensionale (2D) Halbleiter ziehen intensives Interesse für nächste-Generation komplementärer Metall-Oxid-Halbleiter (CMOS) Bauelemente auf sich aufgrund ihres atomar dünnen Körpers, exzellenter elektrostatischer Kontrolle und überlegener Ladungsträgermobilitäten im Vergleich zu Bulk-Gegenstücken. Neben Graphen bietet die Familie der 2D-Materialien – einschließlich Übergangsmetall-Dichalkogeniden (TMDs), Schwarzem Phosphor (BP) und Indiumselenid (InSe) – Bandlücken, die hohe Ein/Aus-Verhältnisse in Feldeffekttransistoren (FETs) ermöglichen. TMD-basierte FETs zeigen Ein/Aus-Verhältnisse bis zu 10⁸ dank ihrer schweren effektiven Masse, während BP-Bauelemente von Mobilitäten nahe 1000 cm²/V·s und ausgeprägter Anisotropie profitieren. InSe wurde kürzlich gezeigt, Mobilitäten bis zu 2000 cm²/V·s bei Raumtemperatur und Ein/Aus-Verhältnisse über 10⁸ zu erreichen, was es zu einem starken Kandidaten für Sub-10-nm-Skalierung macht. Die Realisierung des theoretischen Potenzials von InSe-FETs wird jedoch durch das Fehlen zuverlässiger Dotiermethoden und hochwertiger ohmscher Kontakte behindert. Die meisten 2D-basierten Bauelemente arbeiten als Schottky-Barriere-FETs (SBFETs), wo die Metall/Halbleiter-Grenzfläche einen signifikanten Kontaktwiderstand aufzwingt und die Stromdichte begrenzt. Das Erreichen niederohmiger, stark dotierter Kontakte ist daher eine zentrale Herausforderung für hochleistungsfähige 2D-Transistoren. Um diesen Flaschenhals zu adressieren, schlagen wir eine neuartige Sandwich-Ohmkontakt-Geometrie vor, die Indium-Elektroden auf beiden Seiten des InSe-Kanals einsetzt. Jüngste experimentelle und theoretische Studien haben Indium als vielversprechendes Metall für InSe identifiziert, das gute Bandausrichtung und starke Orbitalüberlappung bietet. In dieser Arbeit bewerten wir systematisch die elektronische Struktur und den Kontaktwiderstand des Sandwich-Designs mittels Erstprinzip-Rechnungen und benchmarken die resultierende Transistorleistung (Gatlängen 7, 5 und 3 nm) gegen ITRS 2013/IRDS 2024 Spezifikationen und andere State-of-the-Art 2D-FETs.

Methoden

Alle atomaren Strukturen wurden mit dem Vienna Ab-Initio Simulation Package (VASP) mit einer Ebenenwellen-Cutoff-Energie von 335 eV optimiert. Die InSe-Gitterkonstante konvergierte zu 4,029 Å, in exzellenter Übereinstimmung mit Experiment. Indium-Metallparameter wurden aus dem CRC Handbook entnommen. Der initiale Indium/InSe-Grenzflächenbereich wurde unter Verwendung von 4×1×1 InSe und 5×2×1 Indium (001) Slabs konstruiert, was eine durchschnittliche Dehnung von 1,32 % ergab. Beide Top-kontaktierte und Sandwich-Geometrien wurden mit dem optB88 van-der-Waals-Funktional relaxiert, wobei Kräfte unter 0,02 eV/Å erreicht wurden. Der Kontaktbereich für die Zwei-Sonden-Berechnungen betrug 16,19 Å × 6,41 Å. Um den Kontaktwiderstand zu extrahieren, verwendeten wir ein Zwei-Sonden-Modell, in dem der InSe-Kanal unter dem Kontakt stark dotiert war (1×10¹⁴ e/cm²), um extrinsischen Serienwiderstand zu unterdrücken. Die Strom-Spannungs-Kennlinien wurden mit dem Landauer-Büttiker-Formalismus berechnet. Bauelementsimulationen wurden mit dem Non-Equilibrium Green's Function (NEGF) Formalismus in QuantumATK durchgeführt. Der Kanal, Source und Drain wurden entlang der Transportrichtung konstruiert, mit einem 1 nm Gate-Underlap für das 3 nm Gatlängen-Bauelement, um Band-zu-Band-Tunneln zu mildern. Ein Double-Zeta-polarisierter Basissatz und ein 90 Rydberg Energie-Cutoff wurden verwendet, und die Brillouin-Zone wurde mit einem 8/Å⁻¹ × 11/Å⁻¹ × 180/Å⁻¹ k-Punkt-Gitter abgetastet. Alle Berechnungen waren vollständig selbstkonsistent.

Intrinsische Verzögerung (τ) wurde berechnet als τ = (Q_ON − Q_OFF)/I_ON, mit Q_ON und Q_OFF extrahiert aus den Kapazitäts-Spannungs-Kennlinien bei |V_DS| = 0,68 V (2019 nm), 0,64 V (2021 nm) und 0,64 V (2024 nm). Das Leistung-Verzögerungs-Produkt (PDP) wurde definiert als PDP = (Q_ON − Q_OFF) V_DS.

Ergebnisse und Diskussion

Drei Schlüsselfaktoren bestimmen die Qualität ohmscher Kontakte in 2D-Materialien: die Tunnelbarriere, die Schottky-Barriere (SB) Höhe und die interfaciale Orbitalüberlappung. Abbildung 4a zeigt, dass der Sandwich-Kontakt die effektive Tunnelbarriere von 5,48 eV (Top-Kontakt) auf 2,38 eV reduziert – eine 56,6 % Reduktion – während er auch den van-der-Waals-Abstand um 0,66 Å verkürzt. Die verstärkte Orbitalüberlappung ist in der ebene-gemittelten Ladungsdichte (Abb. 4b) evident, wo die Sandwich-Struktur eine höhere Elektronendichte an der Grenzfläche liefert. Mulliken-Populationsanalyse ergibt ein n-Typ-Dotierlevel von 1,6 × 10¹³ e/cm² für den Sandwich-Kontakt, fast 2,8-mal so hoch wie beim Top-Kontakt, und nähert sich den starken Dotierungslevels an, die in 2D-Tunnel-FET-Simulationen verwendet werden. Dichte-of-States (DOS) Plots (Abb. 4c) zeigen, dass die Indium-InSe-Wechselwirkung die InSe-Bandlücke in beiden Kontakt-Schemata metallisiert, aber der Sandwich-Kontakt eine größere metallinduzierte Lückenzustandsdichte erreicht. Folglich liegt die Fermi-Niveau-Pinning 0,07 eV (Top) und 0,27 eV (Sandwich) über dem Leitungsbandminimum, was die SB effektiv eliminiert. Der aus Zwei-Sonden-Simulationen extrahierte Kontaktwiderstand (Abb. 4d) zeigt eine lineare I-V-Kennlinie für beide Kontakttypen, was ohmsches Verhalten bestätigt. Das Sandwich-Design liefert einen Widerstand von 0,032 ± 0,002 Ω·mm – über 50 % niedriger als der Top-Kontakt – und unterstreicht den Vorteil der Verdopplung der Kontaktfläche. Bauelementleistungsmetriken werden in Abbildung 5 präsentiert. Der Subthreshold Swing (SS) bleibt für alle Knoten unter 100 mV/dec, mit dem 2019 nm Bauelement, das 61,8 mV/dec (Top) und 64,4 mV/dec (Sandwich) erreicht. Die Sandwich-Kontakte erhöhen den Drain-Strom (I_DS) um 69,4 % (2019 nm), 50 % (2021 nm) und 49 % (2024 nm) im Vergleich zu ihren Top-kontaktierten Gegenstücken. Der Ein-Zustands-Strom (I_ON) übertrifft die ITRS High-Performance (HP) Anforderung in allen Knoten, mit zusätzlichen Gewinnen von 38,2 % (2019 nm), 27,3 % (2021 nm) und 20,5 % (2024 nm) für die Sandwich-Bauelemente. Intrinsische Verzögerung (τ) ist gegen das Ein/Aus-Verhältnis in Abbildung 6 aufgetragen. Alle Bauelemente zeigen τ < 0,15 ps, weit unter dem ITRS 2013 Ziel von 0,44–0,46 ps. Die Sandwich-Kontakte reduzieren τ um 20,4 % (2019 nm), 16,7 % (2021 nm) und 18,9 % (2024 nm) bei hohen Ein/Aus-Verhältnissen. Diese Verbesserungen führen zu schnelleren Schaltgeschwindigkeiten ohne Opfere der Stromtreibfähigkeit. Schließlich wird das Energie-Verzögerungs-Produkt (EDP) in Abbildung 7 gegen andere 2D-FETs benchmarked, die experimentelle Validierung erfüllen. Alle InSe-Bauelemente mit Sandwich-Kontakten fallen unter die ITRS 2024 EDP-Anforderung, übertreffen MoS₂-FETs und nähern sich der Leistungsgrenze von BP-FETs. Das beste EDP tritt für das 3 nm Gatlängen-Bauelement (2024 nm Knoten) auf, was den Skalierbarkeitsvorteil der Sandwich-Architektur unterstreicht. Insgesamt demonstrieren diese Ergebnisse, dass der Sandwich-Indium-Kontakt nicht nur die Haupthindernisse für hochleistungsfähige InSe-Transistoren – Tunnelbarriere, SB und Dotierung – mildert, sondern auch Bauelementmetriken liefert, die Industriestraßenziele übertreffen und mit den besten 2D-FETs konkurrieren.

Schlussfolgerungen

Wir haben einen Sandwich-Indium-Ohmkontakt für InSe-FETs eingeführt, der die Tunnelbarriere effektiv eliminiert, die Schottky-Barriere entfernt und substanzielles n-Typ-Dotieren induziert. Der Kontaktwiderstand wird auf 0,032 ± 0,002 Ω·mm reduziert, eine > 50 % Verbesserung gegenüber konventionellen Top-Kontakten. Bauelementsimulationen bei 7, 5 und 3 nm Gatlängen demonstrieren universelle Leistungsgewinne: Ein-Zustands-Strom steigt um 20,5–38,2 % und intrinsische Verzögerung verringert sich um 16,7–20,4 % relativ zu ITRS HP Benchmarks. Energie-Verzögerungs-Produkt-Analyse zeigt, dass die Sandwich-Bauelemente MoS₂-FETs übertreffen und die 2024 ITRS-Anforderungen erfüllen, sich dem theoretischen Limit von BP-FETs annähernd. Diese Ergebnisse etablieren die Sandwich-Architektur als gangbaren Pfad zu hochleistungsfähigen InSe-Transistoren für nächste-Generation CMOS-Technologie.

Verfügbarkeit von Daten und Materialien

Die in dieser Studie verwendeten Datensätze sind auf vernünftige Anfrage beim korrespondierenden Autor erhältlich.

Abkürzungen

2D

Two-dimensional (Zweidimensional)

CMOS

Complementary metal-oxide-semiconductor (Komplementärer Metall-Oxid-Halbleiter)

TMDs

Transition metal dichalcogenides (Übergangsmetall-Dichalkogenide)

BP

Black phosphorus (Schwarzer Phosphor)

InSe

Indium selenide (Indiumselenid)

FET

Field-effect transistor (Feldeffekttransistor)

SB

Schottky barrier (Schottky-Barriere)

2D FET

2D-material-based FET (2D-Material-basierter FET)

ITRS

International Technology Roadmap for Semiconductors (Internationaler Technologie-Fahrplan für Halbleiter)

vdW

van der Waals

UL

Underlap (Unterlap)

NEGF

Non-equilibrium Green's function (Nicht-Gleichgewichts-Green'sche Funktion)

DOS

Density of states (Zustandsdichte)

SS

Subthreshold swing (Subthreshold-Swing)

HP

High performance (Hohe Leistung)

τ

Intrinsic delay (Intrinsische Verzögerung)

PDP

Power-delay product (Leistungs-Verzögerungs-Produkt)

EDP

Energy-delay product (Energie-Verzögerungs-Produkt)