VHDL beinhaltet einen eingebauten Pseudo-Zufallsgenerator, der Gleitkommawerte im Intervall [0, 1] liefert. Durch Skalieren und Verschieben dieser Werte können Sie Zufallsdaten beliebigen Typs erstellen – real, integer, std_logic_vector oder time – passend für Testbenches. Die folgende Anleitung zei

Pulsweitenmodulation (PWM) verwandelt einen digitalen FPGA-Pin in einen leistungsstarken analogen Controller. Durch schnelles Ein- und Ausschalten der Versorgung liefert PWM den exakten durchschnittlichen Strom, den ein Gerät benötigt, ohne je eine echte analoge Spannung zu erzeugen. Typische PWM-An

Ich habe bemerkt, dass viele der Gadgets, die ich in den letzten Jahren gekauft habe, vom LED-Blinken zum LED-Atmen übergegangen sind. Die meisten elektronischen Geräte enthalten eine Status-LED, deren Verhalten Aufschluss über den internen Zustand gibt. Meine elektrische Zahnbürste blinkt eine LED,

Wenn ein VHDL-Testbench das Ende seiner beabsichtigten Ausführung erreicht, möchte man, dass der Simulator sauber anhält und – falls möglich – die Kontrolle an ein aufrufendes Skript zurückgibt. Dieser Artikel beleuchtet die gängigsten und zuverlässigsten Techniken zum Stoppen einer Simulation in de

Die meisten VHDL-Simulatoren bieten die Tool Command Language (Tcl) als primäre Skriptschnittstelle. Wenn Sie einen Befehl an der Simulator-Konsole eingeben, nutzen Sie Tcl, und Sie können auch Skripte schreiben, die Ihr VHDL-Design steuern und beobachten. Dieser Artikel führt Sie durch den Bau eine

Ferngesteuerte (RC) Servos sind das Herzstück von Hobby-Flugzeugen, -Autos und -Booten. Sie übersetzen einen Fernfunkbefehl in eine präzise Winkelposition. Da RC-Systeme seit Jahrzehnten existieren, ist der Industriestandard Pulsweitenmodulation (PWM) statt eines rein digitalen Protokolls. Mit dem d

Das VHDL generate-Statement ermöglicht Designern, einen Codeblock automatisch über mehrere Instanzen zu replizieren, wobei jede mit eindeutigen Signalen verdrahtet ist. Man kann es als Compile-Zeit-for-Schleife betrachten, die verkettete Prozesse oder Modulinstanzen erstellt – das reduziert Boilerpl

Textstrings in VHDL sind grundsätzlich auf Arrays fester Länge beschränkt. Das ist sinnvoll, da VHDL Hardware beschreibt und Strings variabler Länge dynamischen Speicher erfordern würden. Um ein Array von Strings zu definieren, muss man zur Compile-Zeit Platz für die maximale Anzahl der zu speichern

Dieses Tutorial führt Sie durch die Verwendung der Integrated Logic Analyzer (ILA)- und Virtual Input/Output (VIO)-Kerne von Xilinx Vivado zum Debuggen und Überwachen von VHDL-Designs on-Chip. Am Ende wissen Sie, wie Sie Sonden einfügen, Trigger konfigurieren und präzises Signalverhalten ohne extern

Beim Design von VHDL für sicherheitskritische FPGA-Anwendungen reicht das bloße Schreiben von Testbenches nicht aus. Ingenieure müssen beweisen, dass ein Modul sich exakt wie spezifiziert verhält, frei von versteckten Seiteneffekten. Formale Verifikation liefert diese mathematische Absicherung. Form

VUnit ist ein führendes Open-Source VHDL-Verifikationsframework, das einen Python-Test-Suite-Runner mit einer dedizierten VHDL-Bibliothek koppelt. Zusammen automatisieren sie Testbench-Kompilierung, Ausführung und Ergebnisberichterstattung, sodass Ingenieure einen testgetriebenen Entwicklungszyklus

Haben Sie jemals gewollt, eine VHDL-Simulation durchzuführen, die einen Quartus IP-Kern über das VUnit-Verifikationsframework einbindet? Genau das hatte FPGA-Ingenieur Konstantinos Paraskevopoulos im Sinn, fand aber kein passendes Tutorial. Glücklicherweise nutzte er sein Talent, um herauszufinden,

In VHDL verhalten sich Variablen ähnlich wie C-Variablen: Ihr Wert ist sofort nach einer Zuweisung verfügbar und bleibt unverändert bis zur nächsten Zuweisung. Das macht sie ideal für temporäre Speicherung und prozedurale Berechnungen innerhalb eines Prozesses. Wichtige Regeln für Variablen in VHDL

Digitaldesigner verlassen sich auf präzise Arithmetik in FPGAs und ASICs. Ein Kernkonzept ist die Unterscheidung zwischen signed und unsigned Datentypen in VHDL. Beide Typen sind im numeric_std Paket der IEEE Library definiert. Obwohl viele Designer noch std_logic_arith nutzen, ist dieses Paket nich

In VHDL bieten Records eine mächtige Möglichkeit, Ihr Design zu straffen – analog zu Structs in C. Durch Gruppierung verwandter Signale in einen einzelnen Typ können Sie Code-Duplikation drastisch reduzieren, Lesbarkeit verbessern und Port Maps über mehrere Entities vereinfachen. Records glänzen bei

Was ist eine VHDL Procedure? Procedures gehören zur Subprogram-Familie in VHDL. Sie kapseln wiederverwendbare Logik, reduzieren Code-Duplikation und verbessern Wartbarkeit. Durch einmalige Definition einer Procedure können Sie sie aus mehreren Prozessen oder Architekturen aufrufen und so konsistente

Numeric_Std und Std_Logic_Arith Pakete nutzen Unten finden Sie die häufigsten VHDL-Typkonvertierungen. Der Artikel ist in zwei Sektionen unterteilt: die erste zeigt Konvertierungen mit dem modernen numeric_std Paket, die zweite äquivalente Konvertierungen mit dem Legacy std_logic_arith Paket. Währen

Einführung Willkommen zu einem praxisnahen Guide, der Sie durch die Erstellung eines einfachen LED-Blinkers auf einem FPGA führt – wahlweise in VHDL oder Verilog. Das Beispiel demonstriert Kernkonzepte: konkurrierende Prozesse, Frequenzsynthese und Multiplexer-Logik – alles getrieben von einem 25 MH

VHDL Process oder Verilog Always Blocks nutzen In sowohl VHDL als auch Verilog sind Process Blöcke (VHDL) und Always Blöcke (Verilog) die Kernkonstrukte zur Beschreibung von Hardwareverhalten. Sie modellieren zwei verschiedene Logiktypen: Kombinatorische Logik – Ausgänge hängen nur von aktuellen Ei

VHDL, kurz für Very High Speed Integrated Circuit Hardware Description Language, ist eine der zwei primären Hardware-Beschreibungssprachen für FPGA- und ASIC-Design. Obwohl sie im Vergleich zu Software-Sprachen verbose wirken mag, ist ihre Syntax präzise und für die Beschreibung digitaler Logik auf