Ich freue mich, mitzuteilen, dass der VHDL- und FPGA-Kurs, den ich in den letzten sechs Monaten entwickelt habe, kurz vor der Fertigstellung steht. Aktuell in Beta, wird er offiziell diesen Herbst starten. Für wen ist der Kurs? Dieses Programm richtet sich an Entwickler, die bereits andere Programmi

Als ich das AXI-Interface erstmals beim Design eines Moduls kennenlernte, war ich von seinem schlanken Flow-Control-Ansatz überrascht. Im Gegensatz zu traditionellen Protokollen, die auf busy/valid, full/valid oder empty/valid Paaren basieren, nutzt AXI nur zwei Signale: ready und valid. Was als Fru

Das Befüllen von Block RAM mit vordefinierten Werten gelingt am effizientesten durch Einlesen binärer oder hexadezimaler Literale aus einer ASCII-Datei. Diese Technik eignet sich auch zur Erstellung von ROMs, da FPGA-ROM schlicht ein RAM ist, das nur gelesen wird. Für die folgenden Beispiele sind di

Das Einlesen von Stimulus-Daten aus einer externen Datei ist eine mächtige Methode, um ein Device-Under-Test (DUT) in VHDL zu steuern. Durch das Scripten einer Sequenz von Signalwerten und Simulationszeiten in einer Plain-Text-Datei können Designer Testmuster schnell austauschen, ohne die Testbench-

Bei der Arbeit mit VHDL-Testbenches ist der einfachste Weg, ein Bild zu importieren, das BMP-Rastergrafikformat. BMP-Dateien werden nativ von Windows unterstützt und enthalten unkomprimierte Rohpixel-Daten, was sie ideal für Simulationen macht. Dieser Artikel erklärt, wie man eine binäre BMP-Datei e

Dieses Video ist eine einführende Präsentation über FPGA- und programmierbare Logik-Technologie. Ich hielt diesen 45-minütigen Vortrag bei einer Veranstaltung von 7 Peaks Software in Bangkok, Thailand, am 19. November 2019. Highlights aus der Präsentation: 05:07 – Wer nutzt FPGAs? 09:06 – Was ist e

VHDL beinhaltet einen eingebauten Pseudo-Zufallsgenerator, der Gleitkommawerte im Intervall [0, 1] liefert. Durch Skalieren und Verschieben dieser Werte können Sie Zufallsdaten beliebigen Typs erstellen – real, integer, std_logic_vector oder time – passend für Testbenches. Die folgende Anleitung zei

Pulsweitenmodulation (PWM) verwandelt einen digitalen FPGA-Pin in einen leistungsstarken analogen Controller. Durch schnelles Ein- und Ausschalten der Versorgung liefert PWM den exakten durchschnittlichen Strom, den ein Gerät benötigt, ohne je eine echte analoge Spannung zu erzeugen. Typische PWM-An

Ich habe bemerkt, dass viele der Gadgets, die ich in den letzten Jahren gekauft habe, vom LED-Blinken zum LED-Atmen übergegangen sind. Die meisten elektronischen Geräte enthalten eine Status-LED, deren Verhalten Aufschluss über den internen Zustand gibt. Meine elektrische Zahnbürste blinkt eine LED,

Wenn ein VHDL-Testbench das Ende seiner beabsichtigten Ausführung erreicht, möchte man, dass der Simulator sauber anhält und – falls möglich – die Kontrolle an ein aufrufendes Skript zurückgibt. Dieser Artikel beleuchtet die gängigsten und zuverlässigsten Techniken zum Stoppen einer Simulation in de

Die meisten VHDL-Simulatoren bieten die Tool Command Language (Tcl) als primäre Skriptschnittstelle. Wenn Sie einen Befehl an der Simulator-Konsole eingeben, nutzen Sie Tcl, und Sie können auch Skripte schreiben, die Ihr VHDL-Design steuern und beobachten. Dieser Artikel führt Sie durch den Bau eine

Ferngesteuerte (RC) Servos sind das Herzstück von Hobby-Flugzeugen, -Autos und -Booten. Sie übersetzen einen Fernfunkbefehl in eine präzise Winkelposition. Da RC-Systeme seit Jahrzehnten existieren, ist der Industriestandard Pulsweitenmodulation (PWM) statt eines rein digitalen Protokolls. Mit dem d

Das VHDL generate-Statement ermöglicht Designern, einen Codeblock automatisch über mehrere Instanzen zu replizieren, wobei jede mit eindeutigen Signalen verdrahtet ist. Man kann es als Compile-Zeit-for-Schleife betrachten, die verkettete Prozesse oder Modulinstanzen erstellt – das reduziert Boilerpl

Textstrings in VHDL sind grundsätzlich auf Arrays fester Länge beschränkt. Das ist sinnvoll, da VHDL Hardware beschreibt und Strings variabler Länge dynamischen Speicher erfordern würden. Um ein Array von Strings zu definieren, muss man zur Compile-Zeit Platz für die maximale Anzahl der zu speichern

Dieses Tutorial führt Sie durch die Verwendung der Integrated Logic Analyzer (ILA)- und Virtual Input/Output (VIO)-Kerne von Xilinx Vivado zum Debuggen und Überwachen von VHDL-Designs on-Chip. Am Ende wissen Sie, wie Sie Sonden einfügen, Trigger konfigurieren und präzises Signalverhalten ohne extern

Beim Design von VHDL für sicherheitskritische FPGA-Anwendungen reicht das bloße Schreiben von Testbenches nicht aus. Ingenieure müssen beweisen, dass ein Modul sich exakt wie spezifiziert verhält, frei von versteckten Seiteneffekten. Formale Verifikation liefert diese mathematische Absicherung. Form

VUnit ist ein führendes Open-Source VHDL-Verifikationsframework, das einen Python-Test-Suite-Runner mit einer dedizierten VHDL-Bibliothek koppelt. Zusammen automatisieren sie Testbench-Kompilierung, Ausführung und Ergebnisberichterstattung, sodass Ingenieure einen testgetriebenen Entwicklungszyklus

Haben Sie jemals gewollt, eine VHDL-Simulation durchzuführen, die einen Quartus IP-Kern über das VUnit-Verifikationsframework einbindet? Genau das hatte FPGA-Ingenieur Konstantinos Paraskevopoulos im Sinn, fand aber kein passendes Tutorial. Glücklicherweise nutzte er sein Talent, um herauszufinden,

In VHDL verhalten sich Variablen ähnlich wie C-Variablen: Ihr Wert ist sofort nach einer Zuweisung verfügbar und bleibt unverändert bis zur nächsten Zuweisung. Das macht sie ideal für temporäre Speicherung und prozedurale Berechnungen innerhalb eines Prozesses. Wichtige Regeln für Variablen in VHDL

Digitaldesigner verlassen sich auf präzise Arithmetik in FPGAs und ASICs. Ein Kernkonzept ist die Unterscheidung zwischen signed und unsigned Datentypen in VHDL. Beide Typen sind im numeric_std Paket der IEEE Library definiert. Obwohl viele Designer noch std_logic_arith nutzen, ist dieses Paket nich