Ge-pMOSFETs hoher Mobilität mit amorpher Si-Passivierung:Einfluss der Oberflächenorientierung

Hintergrund

Germanium (Ge) hat aufgrund seiner höheren Lochbeweglichkeit und der geringeren thermischen Budgetverarbeitung im Vergleich zu Si ein enormes Forschungsinteresse für fortschrittliche CMOS- und Dünnschichttransistoranwendungen auf sich gezogen [1,2,3,4,5,6]. Um die hohe Kanalbeweglichkeit zu erreichen, ist vor der Gatestapelbildung der Oberflächenpassivierungsprozess erforderlich, der zu einer hohen Grenzflächenqualität führt. Mehrere Oberflächenpassivierungstechniken wurden entwickelt, um die Vorteile der Ladungsträgermobilität in Ge-Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) zu erzielen [1, 2, 7,8,9,10]. Unter diesen Techniken war eine auf Ge passivierte Silizium (Si)-Kappe in den letzten Jahren aufgrund ihrer Vorteile der effektiven Unterdrückung von Grenzflächenzuständen und der guten thermischen Stabilität und Zuverlässigkeit der Hotspot [11]. Die Bildung von Si-Passivierungskappen wurde unter Verwendung von chemischer Gasphasenabscheidung (CVD) mit Vorläufern von SiH₄ . ausführlich untersucht [1], Si₂ H₆ [4], Si₃ H₈ [12] und Elektronenstrahlverdampfung [13]. Obwohl das CVD-Verfahren die gleichförmigere Passivierungsschicht gegenüber der physikalischen Gasphasenabscheidung (PVD) bereitstellen könnte, weist seine Passivierungsrate eine starke Korrelation zwischen der Kanaloberflächenorientierung und der Prozesstemperatur auf. Die PVD-Technik könnte die verbesserte Passivierungsrate sogar bei Raumtemperatur bereitstellen, was die Vorteile eines geringen thermischen Budgets und niedriger Kosten hat, was sie besser für Dünnschichttransistoren und Back-End-of-Line-3D-Integrationsanwendungen geeignet macht. In diesem Brief haben wir Ge-pMOSFETs mit hoher Mobilität auf (001)-, (011)- und (111)-orientierten Oberflächen unter Verwendung von amorpher Si-Passivierung durch Magnetron-Sputtern hergestellt. Deutlich verbesserte effektive Lochbeweglichkeit μ _eff wird bei Ge-Transistoren im Vergleich zur Si-Universalmobilität erreicht. Auswirkungen der Oberflächenorientierung und Dicke von amorphem Si t _Si zur verstärkenden Wirkung der Passivierung von amorphem Si auf μ _eff studiert werden.

Methoden

Abbildung 1a zeigt die wichtigsten Prozessschritte zur Herstellung von Ge-pMOSFETs auf (001)-, (011)- und (111)-orientierten Oberflächen. Nach der Reinigung vor dem Gate in verdünnter HF-Lösung (1:50) wurde eine ultradünne amorphe Si-Passivierungsschicht auf n-Ge-Substraten durch Magnetron-Sputtern bei einer Targetleistung von 50 W abgeschieden Drei Passivierungsdauern von 60 s, 80 s und 100 s wurden entsprechend der Abscheidung von 0.5, 0.7 und 0.9 nm t . verwendet _si , bzw. Danach ein 5 nm dickes HfO₂ Gate-Dielektrikum wurde bei 250°C durch Atomlagenabscheidung unter Verwendung von TDMAHf und H₂ . abgeschieden O als Vorläufer von Hf bzw. O. Eine 50-nm-TaN-Gate-Elektrode wurde durch reaktives Sputtern abgeschieden. Als nächstes wurde die Gate-Elektrode strukturiert und geätzt, gefolgt von BF₂ ⁺ Implantation in Source/Drain (S/D)-Regionen bei 30 KeV mit einer Dosis von 1 × 10 ¹⁵ cm ^− 2 . Nicht selbstjustierte S/D-Metalle aus 15 nm Nickel wurden durch den Abhebeprozess gebildet. Schließlich wurde ein schnelles thermisches Ausheilen bei 400 °C zur Dotierstoffaktivierung und S/D-Metallisierung durchgeführt. Abbildung 1b zeigt das schematische Querschnittsschema des Ge-pMOSFET mit Si/SiO₂ Grenzschicht (IL). Abbildung 1c zeigt ein Mikroskop-Draufsichtsbild eines hergestellten Ge-pMOSFET.

a Prozesssequenz mit den wichtigsten Schritten zur Herstellung der Ge-pMOSFETs mit unterschiedlichen t _Si . b Querschnittsschema eines Ge-pMOSFET mit SiO₂ IL. c Mikroskop-Draufsicht eines hergestellten Ge-pMOSFET

Abbildung 2a, b zeigt die Transmissionselektronenmikroskop(TEM)-Aufnahmen des High-κ/Metall-Gate-Stapels mit SiO₂ /Si-Grenzflächenschicht (IL) auf Ge(001)-Kanal mit t _Si von 0,5 bzw. 0,9 nm. Einschübe zeigen die hochauflösenden TEM (HRTEM) Bilder der Proben. Für das Gerät mit einem t _Si von 0,5 nm wurde die amorphe Si-Schicht vollständig oxidiert, während für das Gerät mit 0,9 nm t _Si , blieben nach den nachfolgenden Temperschritten etwa zwei Si-Monoschichten übrig.

Querschnitts-TEM-Bilder von Ge-pMOSFET-Gate-Stacks mit a 0,5 nm t _Si und b 0,9 nm t _Si . HRTEM-Bilder in Einschübe zeigen, dass Si/SiO₂ IL wird zwischen HfO₂ . gebildet und Ge-Kanal

Ergebnisse und Diskussion

Abbildung 3a zeigt das gemessene I _DS -V _GS und ich _G -V _GS Kurven der typischen Ge-pMOSFETs auf (001)-, (011)- und (111)-orientierten Oberflächen mit 0,9 nm t _Si , die die hervorragenden Übertragungseigenschaften zeigen. Alle Transistoren haben eine Gatelänge L _G von 3 μm und einer Gate-Breite W von 100 µm. Die Kanalrichtung ist [110] für alle Ausrichtungen. Das Ich _DS -V _DS Kurven der Geräte gemessen bei verschiedenen Gate-Overdrive V _GS -V _TH sind in Abb. 3b dargestellt. Hier Schwellenspannung V _TH ist definiert als das V _GS bei ich _DS von 10 ⁻⁷ A/μm. Es wird beobachtet, dass der Ge(001)-pMOSFET den höheren Treiberstrom I . erreicht _EIN im Vergleich zu den Transistoren auf (011)- und (111)-Oberflächen bei festem V _GS -V _TH . Später werden wir zeigen, dass dies darauf zurückzuführen ist, dass Ge(001)-pMOSFETs eine höhere effektive Lochbeweglichkeit μ . aufweisen _eff im Vergleich zu den Geräten auf den anderen beiden Oberflächenausrichtungen. Wir führen einen umfassenden Vergleich der elektrischen Leistung der Geräte mit dem festen t . durch _Si von 0,9 nm, einschließlich I _EIN , Leckageboden I _Leck , unterschwelliger Swing (SS) und V _TH Eigenschaften. Ich _Leck ist definiert als das minimale I _DS bei V _DS von − 0.05  V. Abbildung 4a zeigt den statistischen Plot des I _EIN für Ge-pMOSFETs in verschiedenen Orientierungen und I _EIN wurde definiert als ich _DS bei einem V _DS von − 0.5 V und einem V _GS -V _TH von − 0.8 V. Alle Transistoren in diesem Diagramm haben die L _G von 3 μm und W von 100 µm. (001)-orientierte Geräte zeigen den verbesserten Mittelwert I _EIN im Vergleich zu denen auf (011) und (111) Orientierungen, was dem höheren μ . zugeschrieben wird _eff . Abbildung 4b vergleicht das I _Leck für die Geräte, was zeigt, dass Ge(001)-Transistoren den niedrigsten I . haben _Leck von ihnen, und Ge(011)-pMOSFETs haben das niedrigere I _Leck als (111)-orientierte Geräte. Es sollte beachtet werden, dass das I _Leck wird bestimmt durch den Rückstrom des p ⁺ /n-Übergang im Drain-Bereich, der durch die n-Dotierungskonzentration im Hintergrund im Ge-Substrat und die Aktivierung des implantierten p ⁺ . beeinflusst wird Dotierstoffe. Die n-Dotierungskonzentrationen in den Wafern mit verschiedenen Orientierungen sind nicht genau gleich. Die Oberflächenorientierung beeinflusst die Dotierstoffaktivierungsrate und die Rekristallisationsqualität von S/D-Gebieten. Obwohl das Ich _G ist niedriger als I _DS vor dem Einschalten der Transistoren würde es das I beeinflussen _Leck . In ähnlicher Weise zeigen (001)-orientierte Ge-pMOSFETs die verbesserten SS-Eigenschaften im Vergleich zu anderen beiden Ausrichtungen, was darauf zurückzuführen ist, dass Transistoren auf der (001)-Oberfläche die niedrigere mittlere Lückendichte des Grenzflächenzustands D . aufweisen _es im Vergleich zu den anderen Geräten. Abbildung 4d zeigt, dass die Geräte in verschiedenen Ausrichtungen die unterschiedlichen V . haben _TH . Aus den Ergebnissen in Abb. 4 wird geschlossen, dass mit dem festen t _Si von 0,9 nm erzielen (001)-orientierte Ge-pMOSFETs die besten elektrischen Eigenschaften.

a Gemessen I _DS -V _GS und ich _G -V _GS Kurven von (001)-, (011)- und (111)-orientierten Ge-pMOSFETs mit 0,9 nm t _Si zeigt die hervorragenden Übertragungseigenschaften. b Ich _DS -V _DS Kurven gemessen bei verschiedenen V _GS -V _TH für die Geräte

Vergleich von a Ich _EIN , b Ich _Leck , c SS und d V _TH für (001)-, (011)- und (111)-orientierte Ge-pMOSFETs mit einem t _Si von 0,9 nm

Die Dicken von Si/SiO₂ IL in Transistoren mit 0,9 nm t _Si auf verschiedenen Oberflächenorientierungen werden unter Verwendung der Inversionskapazität C . untersucht _inv gegen V _GS Messung, wie in Abb. 5 gezeigt. Vorwärts- und Rückwärts-Sweep-Messungen zeigen die vernachlässigbar kleine Hysterese in den Geräten. Die Transistoren weisen eine ähnliche Größe von C . auf _inv , ~ 1,56 μF/cm ² , entsprechend der kapazitiven effektiven Dicke (CET) von 2,2 nm. Abbildung 5b zeigt die statistischen Ergebnisse von gesättigtem C _inv für die Geräte, die den sehr kleinen Unterschied in C . demonstrieren _inv in den Transistoren auf unterschiedlichen Oberflächenorientierungen. Dies weist darauf hin, dass die Passivierungsrate von amorphem Si durch Magnetron-Sputtern unabhängig von der Oberflächenorientierung ist. Die Regel der Links-Rechts-Verschiebung des C _inv -V _GS Kurven stimmt gut mit der von V . überein _TH für die Bauelemente in Fig. 4d, die durch die leicht unterschiedliche Dotierungskonzentration in Substraten mit unterschiedlicher Ausrichtung induziert werden könnten.

a Vergleich der Inversion C _inv -V _GS Kurven unter den Ge-pMOSFETs mit 0,9 nm t _Si auf verschiedene Ausrichtungen. Sowohl Vorwärts- als auch Rückwärts-Sweep werden angezeigt. b Statistische Diagramme für das gesättigte C _inv der Geräte mit den vernachlässigbaren Unterschieden in C _inv im Inversionsregime

Abbildung 6 vergleicht die Mobilitätseigenschaften der Transistoren mit 0,9 nm t _Si auf verschiedenen Oberflächenausrichtungen. Die μ _eff wurde mit einer auf Gesamtwiderstandssteigung basierenden Methode extrahiert [14]. Ge(001)-pMOSFETs weisen im Vergleich zu den Bauelementen in (011)- und (111)-Ausrichtungen die viel höhere Kanalbeweglichkeit auf. Transistoren auf (001)-Substrat erreichen eine Spitze von μ _eff von 278 cm ² /V·s bei einer Inversionsladungsdichte Q _inv von ~ 3,5 × 10 ¹² cm ⁻² , was 2,97-mal höher ist als die universelle Mobilität von Si. Oberflächenrauheit an der Si/Ge-Grenzfläche und Dichte der Grenzflächenzustände (D _es ) kann μ . beeinflussen _eff der Bauelemente bei hoher Inversionsträgerdichte. Es ist unwahrscheinlich, dass die im Handel erhältlichen Ge-Wafer mit verschiedenen Oberflächenorientierungen den offensichtlichen Unterschied in der Oberflächenrauheit aufweisen. Daher wird spekuliert, dass die Mobilitätsverbesserung in (001)-orientierten Geräten hauptsächlich auf eine verringerte Trägerstreuung zurückzuführen ist, die durch Grenzflächenzustände beigetragen wird. In dieser Arbeit evaluieren wir den Midgap D _es der Geräte und mit dem festen t _Si von 0,9 nm haben die (001)-orientierten Ge-pMOSFETs tatsächlich den unteren Midgap D _es im Vergleich zu den anderen Ausrichtungen.

Plot von μ _eff gegen Q _inv für Ge-pMOSFETs mit 0,9 nm t _Si auf (001)-, (011)- und (111)-orientierten Substraten. Ge(001)-pMOSFETs erreichen die 2,97-fache Verbesserung in μ _eff bei einem Q _inv von 3,5 × 10 ¹² cm ⁻² im Vergleich zur Si-Universalmobilität. Die μ _eff wurde mit einer auf Gesamtwiderstandssteigung basierenden Methode extrahiert [17]

Die Wirkung von t _Si auf die elektrische Leistung von Ge-pMOSFETs wird ebenfalls untersucht. Abbildung 7a, b zeigen das gemessene I _DS -V _GS und ich _DS -V _DS Kurven der (111)-orientierten Ge-pMOSFETs mit t _Si von 0,5, 0,7 und 0,9 nm bei V _DS von − 0.05 und − 0.5  V. Die Transistoren haben ein L _G von 1,5 µm. Es wird beobachtet, dass Ge-pMOSFETs mit 0,9 nm t _Si zeigen verbesserte Übertragungseigenschaften im Vergleich zu Geräten mit dünnerem t _Si , aber ich _EIN des Geräts nimmt mit zunehmendem t . ab _Si . Bei V _DS von − 1.5 V und V _GS -V _TH von − 0.8 V, Ge(111) pMOSFET mit 0.5 nm t _Si zeigt eine 32-prozentige Verbesserung von I _EIN im Vergleich zum Gerät mit 0,9 nm t _Si . Abbildung 8 zeigt die statistischen Ergebnisse von I _EIN , ich _Leck , SS und V _TH der Ge pMOSFETs auf (111)-Orientierung mit unterschiedlichen t _Si . Aus Abb. 8a sehen wir, dass Transistoren mit 0,5 nm t _Si das verbesserte I erreichen _EIN im Vergleich zu den Geräten mit dickerem t _Si , was auf den Transistor mit 0.5 nm t . zurückzuführen ist _Si das eine kleinere CET hat, was zu einem höheren C führt _inv . Es wird bemerkt, dass ich _Leck nimmt mit zunehmendem t . ab _Si (Abb. 8b) und Transistoren mit 0,5 nm t _Si hat schlechtere SS-Eigenschaften als die Bauelemente mit 0,7 und 0,9 nm amorpher Si-Passivierungsschicht (Abb. 8c). Dies könnte an diesen Transistoren mit 0,5 nm t . liegen _Si mit einem höheren Mittelabstand D _es . Die Beziehung zwischen SS und Midgap D _es von Ge pMOSFET kann ausgedrückt werden durch SS = ln(10) ⋅ (kT /q) ⋅ [1 + (C _es + C _d )/C _Ochse ], wobei C _Ochse , C _d , und C _es sind Oxidkapazität, Sperrschichtkapazität bzw. Kapazität von Grenzflächenfallen. C _es kann berechnet werden durch q × D _es , waren D _es ist die Grenzflächenfallendichte. Obwohl Transistor mit 0,5 nm t _Si hat das größere C _Ochse im Vergleich zu den anderen beiden Geräten ist der mittlere Abstand D . höher _es kann zu einer schlechteren SS führen als die Geräte mit dem dickeren t _Si . Die Oberflächenpassivierung beeinflusst auch das I _Leck vom Abfluss zur Quelle. Mit dem Streichen von V _GS von Position zu negativ wechselt der Kanal vom Akkumulationsmodus in den Inversionsmodus. Wenn jedoch das D _es hoch ist, werden einige Punkte in der Kanaloberfläche durch die Grenzflächenfallen fixiert und die Kriechpfade können gebildet werden, wodurch I . erhöht wird _Leck vom Abfluss zur Quelle. Wie in Fig. 8d gezeigt, zeigen Ge(111)-pMOSFETs die Verschiebung von V _TH zu negativ V _GS Richtung mit der Erhöhung von t _Si , was auf die erhöhte CET zurückzuführen ist. Darüber hinaus scheint die Dichte der Fallen in der unteren Bandlückenhälfte für das dünnere t . zuzunehmen _Si , was zur Verschiebung von V . führen könnte _TH [2].

a Ich _DS -V _GS und ich _G -V _GS und b Ich _DS -V _DS Kurven von Ge(111)-pMOSFETs mit verschiedenen t _Si . Transistor mit 0,5 nm t _Si zeigt eine 32-prozentige Verbesserung des I _EIN im Vergleich zum Gerät mit 0,9 nm t _Si bei V _DS von − 1.5 V und V _GS -V _TH von − 0.8 V

Vergleich von a Ich _EIN , b Ich _Leck , c SS und d V _TH für (111)-orientierte Ge-pMOSFETs mit 0,5, 0,7 und 0,9 nm t _Si zeigt, dass Transistoren mit 0,5 nm t _Si hab das bessere ich _EIN , aber schlimmer SS und I _Leck Eigenschaften im Vergleich zu Geräten mit dickerem t _Si

Abbildung 9a zeigt das C _inv als Funktion von V _GS Kurven für die Ge-pMOSFETs auf (111)-orientierter Oberfläche mit t _Si von 0,5, 0,7 und 0,9 nm, gemessen bei einer Frequenz von 300 kHz. Die CET-Werte in Inversionsregionen werden mit 1,8, 1,9 und 2,2 nm für die Geräte mit 0,5, 0,7 und 0,9 nm t . extrahiert _si , bzw. μ _eff als Funktion von Q _inv Eigenschaften der Geräte werden extrahiert und in Fig. 9b gezeigt. Der (111)-orientierte Ge-pMOSFET mit 0,7 nm t _si erreicht die höchste Spitzenbeweglichkeit von 229 cm ² /V s, was 2,27 mal höher ist als bei der Si-Universalmobilität. Zu beachten ist, dass die Geräte mit 0,5 nm t _Si weisen ein deutlich verbessertes μ . auf _eff über den Transistoren mit dickerem t _Si bei hohem Q _inv (z. B. 10 ¹³ cm ⁻² ). Dies führt auch zum höheren Ich _EIN bei hohem V _GS -V _TH in den Geräten mit 0.5 nm t _Si im Vergleich zu den Geräten mit 0.7 und 0.9 nm t _Si . Die μ _eff bei hohem Q _inv nimmt ab, wenn t _Si steigt von 0,5 nm auf 0,7~0,9 nm an, was der Tatsache zugeschrieben wird, dass die größere Oberflächenrauhigkeit zu einer stärkeren Oberflächenrauhigkeitsstreuung der Träger führt. Bei der Passivierung der Ge-Oberfläche mittels Magnetron-Sputtern bei Raumtemperatur wird die Diffusion von Oberflächenatomen stark unterdrückt. Mit der Erhöhung von t _Si , ist die Oberflächenrauheit größer, was aus den HRTEM-Bildern in Abb. 2 ersichtlich ist.

a C _inv -V _G Charakteristik gemessen bei 300 kHz für (111)-orientierte Geräte mit 0,5, 0,7 und 0,9 nm t _Si . b μ _eff als Funktion von Q _inv für Ge-pMOSFETs [17]

In Abb. 10 vergleichen wir die μ _eff der Ge-pMOSFETs in dieser Arbeit mit denen der berichteten relaxierten Ge-Transistoren mit Si durch Elektronenstrahlverdampfung, SiH₄ , Si₂ H_6, und Si₃ H₈ Passivierung. Im Vergleich zum amorphen Si durch Elektronenstrahlverdampfung in Lit. [15] zeigen die Ge-pMOSFETs in dieser Arbeit das deutlich verbesserte μ _eff . Es ist zu sehen, dass Ge-pMOSFETs, die amorphe Si-Passivierung durch Magnetron-Sputtern verwenden, bei ähnlichen CET die niedrigeren μ . aufweisen _eff im Vergleich zu den Geräten mit Si₂ H₆ Passivierung. Der Passivierungsprozess mit amorphem Si muss weiter optimiert werden, um die Ladungsträgermobilität zu erhöhen.

a μ _eff für die Ge-pMOSFETs in dieser Arbeit im Vergleich zu den veröffentlichten Ergebnissen für entspannte Ge-pMOSFETs. b , c Benchmarking von μ _eff extrahiert bei Q _inv = 5 × 10 ¹² und 1 × 10 ¹³ cm ⁻² , bzw. der Ge-pMOSFETs mit den unterschiedlichen CET-Werten [18, 19]

Ge pMOSFETs mit den verschiedenen t _Si auf (001)-orientierter Oberfläche sind ebenfalls gekennzeichnet. Abbildung 11a, b veranschaulichen das gemessene I _DS -V _GS und ich _DS -V _DS Kurven eines Paares von Ge(001)-pMOSFETs mit 0.5 und 0.9 nm t _Si . Ähnlich den (111)-orientierten Geräten, Ge(001) pMOSFET mit 0,5 nm t _Si erhält die Verbesserung in I _EIN aber die Verschlechterung in I _Leck im Vergleich zum Transistor mit 0,9 nm t _Si .

a Gemessen I _DS -V _GS und ich _G -V _GS Kurven von (001)-orientierten Ge-pMOSFETs mit 0.5 und 0.9 nm t _Si . b Ich _DS -V _GS Kurven der Geräte

Die Midgap D _es Eigenschaften von Ge-pMOSFETs werden mit der Methode in [16] untersucht, und Werte von D _es werden berechnet durch D _es = [SSlog(e)/(kT /q ) − 1]C _G /q , [16] wobei q ist die Elektronenladung, k ist die Boltzmann-Konstante, T ist die absolute Temperatur und C _G ist die gemessene Gate-Kapazität pro Flächeneinheit. Abbildung 12 zeigt D _es als Funktion der Dicke von amorphem Si mit verschiedenen Ge-Oberflächenorientierungen. Für (111)-orientierte Oberfläche, ein Gerät mit 0,7-nm-t _si hat das niedrigste D _es Wert. Mit dem 0,9 nm t _Si , (001)-orientiertes Gerät hat das niedrigere D _es im Vergleich zu den Transistoren in anderen Ausrichtungen.

D _es im Vergleich zur Dicke von amorphem Si mit verschiedenen Ge-Oberflächenorientierungen

Schließlich vergleichen wir in Tabelle 1 die wichtigsten elektrischen Eigenschaften von Ge-pMOSFETs in den verschiedenen Ausrichtungen. Mit einem festen t _Si , Ge(001)-pMOSFET hat die verbesserte elektrische Leistung im Vergleich zu den anderen beiden Orientierungen. Der Antriebsstrom kann durch Reduzierung des t . erhöht werden _Si von 0,9 nm auf 0,5 nm, was darauf zurückzuführen ist, dass das dünnere t _Si bietet eine deutlich reduzierte CET, ohne eine Verschlechterung von μ . zu verursachen _eff .

Schlussfolgerungen

Durch amorphes Si passivierte Ge-pMOSFETs werden auf (001)-, (011)- und (111)-orientierten Substraten demonstriert. Mit einem t _Si von 0,9 nm, dem verbesserten I _EIN und SS-Eigenschaften werden in (001)-orientierten Ge-pMOSFETs im Vergleich zu den Bauelementen in (011)- und (111)-Orientierungen aufgrund des höheren μ . erhalten _eff und unterer Mittelabstand D _es . Ge(001)-pMOSFETs mit 0,9 nm t _Si erreichen eine maximale Mobilität von 278 cm ² /V s bei einem Q _inv von 3,5 × 10 ¹² cm ⁻² , was 2,97-mal höher ist als die universelle Mobilität von Si. Es wird gezeigt, dass ich _EIN der Geräte wird mit der Verringerung von t . verbessert _Si wegen der Kürzung der CET. Aber Ge pMOSFETs mit dickerem t _Si weisen aufgrund dieses mittleren Abstands D . den überlegenen unterschwelligen Swing- und Leakage-Boden auf _es kann durch Erhöhen von t . reduziert werden _Si .

Abkürzungen

ALD:

Atomlagenabscheidung

BF₂ ⁺ :

Borfluoridion

MEZ:

Kapazitive effektive Dicke

Ge:

Germanium

GeO_x :

Germaniumoxid

HF:

Flusssäure

HfO₂ :

Hafniumdioxid

HRTEM:

Hochauflösendes Transmissionselektronenmikroskop

IL:

Grenzschicht

MOSFETs:

Metall-Oxid-Halbleiter-Feldeffekttransistoren

Ni:

Nickel

Si:

Silizium

SS:

Schwung unter der Schwelle

TaN:

Tantalnitrid

TDMAHf:

Tetrakis (dimethylamido) hafnium