Ultra-niedriger spezifischer On-Widerstand LDMOS mit verbesserter Dual-Gate- und partieller P-Buried-Layer-Struktur

Zusammenfassung

Wir präsentieren einen lateralen doppelt-diffundierten MOS (LDMOS) Transistor, der einen beispiellosen spezifischen On-Widerstand (R_on,sp) von 8,5 mΩ·mm² bei einer Durchbruchspannung (BV) von 43 V erreicht. Das Bauelement beinhaltet eine verbesserte Dual-Gate-Architektur, gebildet durch eine hochdotierte N-Buried-Layer unter dem P-Well, und eine strategisch gestaltete partielle P-Buried-Layer unter der N-Driftregeion. Diese Innovationen reduzieren den Kanalwiderstand (R_c) und mildern vertikale elektrische Feldspitzen, was eine 37 % Verbesserung des On-Widerstands im Vergleich zu unseren früheren Designs ergibt. Das analytische On-Widerstandsmodell und detaillierte Simulationsdaten bestätigen den Trade-off zwischen R_on,sp und BV und leiten die Optimierung von Dotierkonzentrationen und Schichtgeometrien.

Hintergrund

Moderne analoge Leistung-ICs verlangen Transistoren mit sowohl niedrigem On-Widerstand als auch hoher Durchbruchspannung. Für LDMOS-Bauelemente dominiert die Driftregeion traditionell den Widerstand-Spannungs-Trade-off. In unserer früheren Arbeit wurde ein ultra-flacher Grabenisolations-LDMOS (USTI) eingeführt, der Tiefe und Eckwinkel für überlegene Leistung optimierte. In Niedrigspannungsregimen wird der Kanalwiderstand jedoch zu einem signifikanten Beitrag zu R_on,sp, was neue Designstrategien erfordert, die sowohl Drift- als auch Kanalbereiche adressieren.

Methode

Wir entwickelten einen LDMOS mit verbesserter Dual-Gate und partieller P-Buried-Layer. Bauelementphysik wurde mit den IMPACT.I, BGN, CONMOB, FLDMOB, SRH und SRFMOB Simulationspaketen modelliert. Ein analytisches On-Widerstands-Framework wurde abgeleitet, um die Beiträge von Drift- und Kanalwiderstand zu dissectieren, und leitete die systematische Optimierung der N-Buried- und partiellen P-Buried-Layer für minimales R_on,sp und maximales BV.

Ergebnisse und Diskussion

Abbildung 1a illustriert den Querschnitt des vorgeschlagenen Bauelements, hervorgehoben die Dual-Gate-Struktur (Graben-Gate + N-Buried-Layer) und die partielle P-Buried-Layer unter der Driftregeion. Die N-Buried-Layer liefert einen niedrigwiderständigen Pfad unter dem P-Well, was R_c substantiell reduziert, während die partielle P-Buried-Layer die Ausladungszone erweitert und Spitzen elektrischer Felder unterdrückt, wodurch BV erhöht wird. Die wichtigsten dimensionalen Parameter sind in Tabelle 1 zusammengefasst.

Abbildung 1b zeigt das äquivalente On-Widerstandsmodell, wo der Gesamt-On-Widerstand die Reihensumme aus Driftwiderstand (R_d) und Kanalwiderstand (R_c) ist. Im Kanal sind der Oberflächen-Gate- und Graben-Gate-Pfad parallel, was R_c = (R_chs + R_acc) ‖ (R_cht + R_nb) ergibt. Die Reduzierung von R_nb durch eine hochdotierte N-Buried-Layer senkt direkt R_c ohne andere Leistungsmetriken zu beeinträchtigen. Der Driftwiderstand wurde durch Einbindung der partiellen P-Buried-Layer minimiert, indem der RESURF-Effekt genutzt wurde, wie in unserer früheren Studie demonstriert.

Abbildung 2 zeigt die Abhängigkeit von R_c von der N-Buried-Layer-Dotierkonzentration (N_nb) für Single-Gate- und Dual-Gate-Konfigurationen. Die Dual-Gate-Struktur ergibt eine 34 % Reduktion von R_c bei N_nb = 5,5 × 10¹⁶ cm⁻³. Weitere Dotierung erhöht R_c kontinuierlich bis zum Punch-Through bei ≈1,05 × 10¹⁷ cm⁻³. Das analytische Modell stimmt eng mit der Simulation überein, was seine Nützlichkeit für Designoptimierung validiert.

Abbildung 3a untersucht den Einfluss von N_nb auf BV für verschiedene P-Well-Dotierlevel (N_pwell). BV bleibt bei niedrigem N_nb stabil, nimmt aber ab, wenn Punch-Through einsetzt. Eine P-Well-Dotierung von 2 × 10¹⁷ cm⁻³ wird gewählt, um Schwellen-Spannung und Durchbruchleistung auszugleichen. Abbildung 3b visualisiert das Stromdichteprofil beim Durchbruch, was das Fehlen von Punch-Through für die gewählten Parameter bestätigt.

Um den Driftwiderstand weiter zu reduzieren, während hohe BV erhalten bleibt, wird eine partielle P-Buried-Layer (ΔL_pb) unter der N-Driftregeion eingeführt. Abbildung 4a demonstriert, dass ein ΔL_pb von 0,1 µm und eine Dotierung von 1 × 10¹⁷ cm⁻³ den Spitzen-BV von 43 V ergeben. Die Äquipotentialkontur in der partiellen P-Buried-Konfiguration erstreckt sich tiefer in das Substrat, was Spitzen elektrische Felder an der N-Drift/P-Buried-Grenzfläche reduziert (Abbildung 4b). Dieses Design verschiebt vertikale Feldspannung und fördert Ladungsbilanz.

Ladungsbilanz-Analyse (Abbildung 5a) zeigt, dass optimales N_pb von 1 × 10¹⁷ cm⁻³ gepaart mit einer N-Drift-Dotierung von 5,5 × 10¹⁶ cm⁻³ das Ziel BV > 40 V erreicht, während R_on,sp niedrig gehalten wird. Abbildung 5b hebt den Einfluss der STI-Dicke (T_sti) hervor; eine Dicke von 0,3 µm ergibt ein BV von 43 V und mildert Feldspitzen unter der Poly-Feldplattenkante.

Abbildung 6 benchmarket den vorgeschlagenen LDMOS gegen bestehende Bipolar-CMOS-DMOS (BCD) Technologien. Das Design nutzt denselben Maskensatz für N-Buried- und P-Well-Layer, was Kompatibilität mit unserem bewährten BCD-Prozessfluss sicherstellt. Im Vergleich zu unserem früheren LDMOS (8,5 mΩ·mm² vs 13,3 mΩ·mm²) erreicht die neue Struktur eine 37 % Reduktion des spezifischen On-Widerstands bei 43 V BV.

Schlussfolgerung

Wir haben einen LDMOS-Transistor eingeführt, der den Kanalwiderstand über eine hochdotierte N-Buried-Layer reduziert und die Durchbruchspannung durch eine partielle P-Buried-Layer erhöht. Das resultierende Bauelement erreicht 8,5 mΩ·mm² spezifischen On-Widerstand bei 43 V BV, was eine 37 % Verbesserung gegenüber vorangegangener Arbeit darstellt. Der Fertigungsfluss ist vollständig kompatibel mit bestehenden BCD-Prozessen, was sofortige Integration in fortschrittliche analoge Leistung-ICs ermöglicht. Da Halbleiterdimensionen weiter schrumpfen, können weitere Reduktionen von R_on,sp durch Verkürzung der Kanallänge bei Beibehaltung der demonstrierten architektonischen Vorteile erreicht werden.

Abkürzungen

BCD

Bipolar-CMOS-DMOS

BV

Durchbruchspannung

LDMOS

Lateraler doppelt-diffundierter Metall-Oxid-Halbleiter-Transistor

RESURF

Reduce Surface Field

R_on,sp

Spezifischer On-Widerstand

USTI

Ultra-flache Grabenisolierung