80-dB-Dynamikbereich, 100-MHz-Bandbreite Continuous-Time ΔΣ-Modulator bei 2,4-GHz-Taktrate

Zusammenfassung

Die Bandbreite eines ΔΣ-Modulators wird durch die Taktrate aufgrund der Oversampling-Ratio-Anforderung begrenzt. Da sich nanoskalare CMOS-Prozesse rasant entwickeln, ist es möglich, Continuous-Time-ΔΣ-Modulatoren mit breiter Bandbreite und hohem Dynamikbereich für Hochfrequenzanwendungen zu entwerfen. Diese Arbeit schlägt einen 3. Ordnungs-4-Bit-Continuous-Time-ΔΣ-Modulator mit Single-Loop-Feedforward-Topologie vor. Dieser Modulator wurde in einem 40-nm-CMOS-Prozess entworfen und erreicht 80 dB Dynamikbereich und 100 MHz Bandbreite bei einer Taktrate von 2,4 GHz. Der Modulator verbraucht 69,7 mW aus einer 1,2-V-Stromversorgung.

Einleitung

Getrieben durch die steigenden Anforderungen in drahtlosen Kommunikationsanwendungen wie Mobilfunkstandards entwickeln sich Analog-Digital-Wandler (ADCs) rasant, um höhere Signalbandbreite (BW) und Dynamikbereich (DR) zu unterstützen. Die Anforderung an BW im Long-Term-Evolution Advanced (LTE-A) Kommunikationsstandard ist auf 100 MHz gestiegen. Nyquist-ADCs, typischerweise Pipeline-ADCs [1, 2], wurden in Makro-Basisstationen für ihre hohe BW verwendet. Unverzichtbare Eingangs-Puffer für das Ansteuern thermisch-rauschbegrenzter geschalteter Eingangskondensatoren und Anti-Aliasing-Filter verursachen jedoch signifikanten Stromverbrauch und Designkomplexität. Darüber hinaus führt die Tatsache, dass Pipeline-ADCs auf präzise Zwischenstufenverstärkung angewiesen sind, was hochverstärkende Breitband-Restverstärker und Kalibrierungstechnologie bestimmt, zu Komplexität und Leistungsaufnahme. ΔΣ-ADCs sind für ihre hohe Leistung und Stromeffizienz durch Oversampling und Noise-Shaping-Technologie bekannt. Die Anforderung an Oversampling-Ratios (OSRs), die typischerweise über 16 liegt [3–6], bestimmt jedoch eine Sampling-Frequenz jenseits von GHz. Kürzlich wurden ΔΣ-ADCs mit über 50 MHz BW durch Verwendung nanoskaliger CMOS-Prozesse vorgeschlagen, die Multi-GHz-Taktraten ermöglichen. Zuvor nutzten Hochfrequenz-ΔΣ-ADCs üblicherweise Continuous-Time (CT) Realisierungen [3–9] anstelle von Discrete-Time (DT) Realisierungen. Letztere wird durch geschaltete Kondensatorschaltungen implementiert, und ihre Genauigkeit beruht auf Kondensator-Matching, was einen robusten Betrieb unter Prozessvariationen bietet. Zudem wird eine überlegene Immunität gegen Clock-Jitter geboten, da die Zeitkonstanten der Kondensatoren und Schalter ausreichend klein sind. Da der Sampling-Vorgang jedoch vor dem Modulator ausgeführt wird, ist ein Anti-Aliasing-Filter erforderlich. Andererseits werden Operationsverstärker in DT-Modulatoren aufgrund der Settling-Anforderung zur Sicherstellung der Stabilität in den Stufen mit breiterer Einheitverstärkungsbandbreite (UGBW) als CT-Modulatoren implementiert. Zusammenfassend können DT-Modulatoren hohe Genauigkeit aber schmale Signale [10, 11] bieten und werden breit für Messanwendungen wie intelligente Sensoren und biomedizinische Bildgebung verwendet. Im Gegensatz dazu gab es weitverbreitete Anstrengungen, CT-Modulatoren für Hochfrequenzanwendungen zu entwerfen, mit vergleichbarer Komplexität und Stromverbrauch.

Das anspruchsvolle Designziel höherer BW in einem gegebenen Prozess bestimmt ein niedrigeres OSR aufgrund der prozesslimitierten Taktrate. Um einen ausreichenden DR zu erreichen, ist ein aggressives Noise-Shaping erforderlich, implementiert durch hohe Noise-Transfer-Funktions-Ordnung, die konventionell durch Loop-Filter-Kaskadierung durchgeführt wird und in früheren Arbeiten allgemein gleich oder größer als 3 ist. Erhöhte Loop-Filter-Ordnungen verursachen jedoch Stromverbrauch, Instabilität und Designkomplexität. Die Multi-Stage-Noise-Shaping (MASH) Architektur [6, 8], implementiert durch kaskadierte niedrig-ordentliche lokale ΔΣ-Modulatoren ohne Feedback-Pfad untereinander, wurde eingesetzt, um Stabilitätsprobleme zu mildern, aber mit Mismatch-Empfindlichkeit. Zudem erhält ein Modulator mit einem Multi-Bit-Quantisierer einen bedingt hohen DR mit exponentiell steigender Komparator-Anzahl.

Diese Arbeit beschreibt einen CT-Modulator in 40 nm CMOS, der 80 dB DR über 100 MHz BW mit 69,7 mW Verbrauch unter Verwendung des 40-nm-CMOS-Prozesses erreicht. Diese Arbeit ist wie folgt organisiert. Der Abschnitt „Methodik“ beschreibt die Modulator-Topologie und Schaltungsimplementierung. Der Abschnitt „Ergebnisse und Diskussion“ zeigt Simulationsergebnisse, und der Abschnitt „Schlussfolgerung“ bietet eine Zusammenfassung dieser Arbeit.

Methodik

Abbildung 1 illustriert das Gesamtschema des vorgeschlagenen 3. Ordnungs-CT-ΔΣ-Modulators mit Single-Ended-Struktur zur Vereinfachung. Die 3. Ordnungs-Noise-Shaping bietet einen guten Kompromiss zwischen DR und Loop-Stabilität. Der vorgeschlagene Modulator hat eine Sampling-Rate von 2,4 GHz mit einem OSR von 12. Der relativ hohe OSR in ΔΣ-Modulatoren, der 100 MHz BW übersteigt, gewährleistet einen hohen DR. Der Modulator enthält drei RC-Integratoren, einen 4-Bit-Quantisierer und einen 4-Bit-Stromsteuer-DAC. Die Integratoren werden durch innovative Low-Power-Dissipation-Feedforward-Verstärker für hohe Energieeffizienz implementiert. Der Feedback-DAC hat eine halbe Sampling-Perioden-Dauer zusätzliche Verzögerung, um die Metastabilitätsanforderung des Quantisierers zu entspannen. Ein schneller Feedback-Pfad, implementiert durch einen passiven Adder und direkt vom Quantisierer getrieben, realisiert die Excess-Loop-Delay (ELD) Kompensation. Eine Feedforward-Topologie wird für Stromeffizienz auf Kosten der Out-of-Band-Signal-Transfer-Funktion eingesetzt.

Gesamtschema des vorgeschlagenen Single-Loop-3. Ordnungs-4-Bit-CT-ΔΣ-Modulators mit Feedforward-Topologie

Verstärker-Design

Hohe Verstärkerverstärkung ist in ΔΣ-Modulatoren erforderlich, um die gewünschte Noise-Transform-Funktion zu gewährleisten. Die nanoskalaren Technologien, die zur Erreichung von Multi-GHz-Taktraten verwendet werden, leiden jedoch unter niedriger intrinsischer Verstärkung. Daher wird ein dreistufiger Verstärker zur Implementierung ausreichender DC-Verstärkung eingesetzt, wie in Abb. 2 gezeigt. Feedforward-Topologie und Miller-Kompensation werden kombiniert, um den Phasenrand zu verbessern, ohne die Einheitverstärkungsbandbreite zu reduzieren. Feedforward-Verstärker waren eine beliebte Lösung, um hohe Verstärkung mit adäquater UGBW und Phasenrand (PM) zu erreichen. Der durch den Feedforward-Pfad verursachte Links-Halbebenen-Nullpunkt soll den negativen Phasenschub der Pole effektiv kompensieren. Er erfordert hohe Transkonduktanz der Verstärker auf dem Feedforward-Pfad und verbraucht signifikante Leistung. Der vorteilhafte Schema der Wiederverwendung des Bias-Stroms spart Leistung, begrenzt jedoch g_m-Werte. Unzureichende g_m verursacht typischerweise den Nullpunkt jenseits der UGBW und kann keinen adäquaten Phasenrand bieten. Ein optimierter Nullpunkt unterhalb der gesamten UGBW wird durch Hinzufügen eines Miller-Kompensationskondensators und eines Nullwiderstands bereitgestellt.

Topologie des vorgeschlagenen dreistufigen Feedforward-Verstärkers mit Miller-Kompensation

Abbildung 3 zeigt das Transistor-Level-Schema des Verstärkers, der im ersten Integrator verwendet wird. Transistoren M_1-4 bilden die Eingangsstufe des Verstärkers, während Transistoren M_9,10 und M_13,14 die zweite und dritte Stufe bilden. Transistoren M_5-8 und M_11,12 erzeugen zwei High-Speed-Feedforward-Pfade zwischen Eingang und Ausgang, während sie Biasströme mit den zweiten und dritten Verstärkerstufen teilen. Der erste Stufen-Ausgang Common-Mode (CM) wird lokal festgelegt. Der zweite Stufen- und der 3. Stufen-Ausgang CM wird durch einen zweiten Stufen-Feedback-Pfad über einen CMFB-Verstärker, M_7,8 und M_13,14, festgelegt. Abbildung 4a zeigt die simulierte Post-Layout-Offenloop-Antwort des Verstärkers des ersten Integrators mit allen Lasten, während Abb. 4b die Geschlossenloop-Antwort zeigt. Der erste Integrator erreicht 3,6 GHz UGBW und 57,8° PM mit allen Lasteffekten, während er 10,5 mW aus einer 1,2-V-Versorgung verbraucht. Der zweite und dritte Integrator übernehmen die gleiche Topologie, aber mit skalierten Biasströmen, erreichen UGBW von 4,7 und 3,3 GHz und PM von 58,0° und 57,8°, während sie 4,3 und 17,3 mW verbrauchen.

Verstärker Transistor-Level-Schaltplan

Post-Layout-Simulationsergebnisse des Verstärkers im 1. Integrator. a Offenloop-AC-Antwort; b Geschlossenloop-AC-Antwort

Quantisierer und DAC

Wie das Schema des Quantisierers und DAC in Abb. 5 gezeigt, besteht jeder aus 16 Einheitszellen. Der Quantisierer wird als 4-Bit-Flash-ADC mit 16-Level-Encoder realisiert, der aus einer 17-Tap-Widerstandsleiter generiert wird. Der Quantisierer, dessen Betriebsdauer durch ELD auf weniger als eine halbe Sampling-Periode gefordert wird, um Loop-Stabilität zu gewährleisten, ist ein Schlüsselblock als Limitation der maximalen BW.

Vereinfachtes Schema der Quantisierer und DACs

Zur Implementierung von High-Speed-Flash-ADCs wird eine dreistufige Komparator-Architektur bestehend aus einer Vorverstärker-Stufe, einer dynamischen Komparator-Stufe und einem symmetrischen Set-Reset (SR) Latch [12], illustriert als Abb. 6, eingesetzt. Der Vorverstärker zur Reduktion des eingangsbezogenen Offsets besteht aus zwei widerstandsbelasteten Differenzialpaaren mit einem Reset-Schalter über den Ausgängen, um schnelle Erholung zu ermöglichen. Im Gegensatz zu konventionellen dynamischen Komparatoren werden das Differenzialpaar und die gekreuzten Inverter in zwei Teile aufgeteilt, um die Transistoranzahl in jedem Strompfad für niedrige Versorgungsspannungen zu minimieren. Wenn der Clock auf High-Pegel schaltet, beginnen die dynamischen Komparatoren, die eingangsabhängige Vergleichsentscheidung zu treffen. Dann werden die beiden Ausgänge jedes dynamischen Komparators beide auf 0 zurückgesetzt, wenn der Clock von High auf Low zurückkehrt, was die Regeneration und das Latching des symmetrischen SR-Latches auslöst. Da nur ein Transistor in jedem Zweig aktiv ist, führt die symmetrische SR-Latch-Struktur zu starker Lasttreiberfähigkeit. Sie erlaubt eine kleine Transistorgröße mit signifikantem Ausschaltgeschwindigkeit und geringem Stromverbrauch. Darüber hinaus resultiert sie in gleichen Verzögerungen beider Ausgangssignale. Die D-Latches vor den DAC-Einheiten sind Low-Level-sensitiv bezüglich des Clock-Signal-Pegels, was eine halbe ELD-Dauer sicherstellt. Der Transistor-Level-Schaltkreis der Stromsteuer-DAC-Einheit ist in Abb. 7 gezeigt.

Transistor-Level-Schaltkreis einer Einheitszelle des vorgeschlagenen Quantisierers

PMOS-Stromsteuer-DAC-Einheitselement

Ergebnisse und Diskussion

Der Prototyp-ΔΣ-Modulator wird in einem 40-nm-CMOS-Prozess gebaut. Wie die Post-simulierten Ergebnisse von SNR und SDNR vs. Eingangsamplitude bei 10,2 MHz in Abb. 8 gezeigt, wird ein 80-dB-DR erreicht. Abbildungen 9 und 10 zeigen die simulierten Spektren mit einem -3,52-dBF-Eintonsignal bei 10,2 MHz und 97 MHz, jeweils, da 0 dBF dem 2,4 Vpp Modulator-Vollskalen entspricht. Der SNDR beträgt 77,47 dB und 76,53 dB jeweils. Wie der Aufschlüsselung des Verbrauchs in Abb. 11 gezeigt, kostet der Modulator 69,7 mW Leistungsaufnahme. Der Integrator, der Quantisierer und der DAC verbrauchen jeweils 32,1 mW, 25,4 mW und 6,2 mW. 6,0 mW Leistung werden von anderen Strömen einschließlich Clock-Buffer, Stromquellen und Spannungsreferenzen verbraucht. Der Modulator erreicht einen Schreier FOM von 171,6 dB basierend auf DR. Tabelle 1 vergleicht diese Arbeit mit mehreren zuvor veröffentlichten Arbeiten. Der vorgeschlagene Modulator erreicht breite BW mit dem höchsten FOM.

Post-simulierte SNR und SNDR vs. Eingangssignalamplitude mit 10,2-MHz-Eingang

Post-simulierte Spektren mit einem Eintonsignal bei 10,2 MHz

Post-simulierte Spektren mit einem Eintonsignal bei 97 MHz

Post-simulierte Leistungsaufschlüsselung

Schlussfolgerung

In dieser Arbeit schlugen wir einen 3. Ordnungs-4-Bit-CT-ΔΣ-Modulator mit Single-Loop-Feedforward-Topologie vor. Dieser Modulator wurde in einem 40-nm-CMOS-Prozess entworfen und erreicht 80 dB DR über 100 MHz BW bei einer Taktrate von 2,4 GHz. Die Low-Power-Dissipation-Verstärker-Konstruktion führt zu hoher Energieeffizienz, und der Modulator verbraucht 69,7 mW aus 1,2-V-Stromversorgung und erreicht einen Schreier FOM von 171,6 dB.

Verfügbarkeit von Daten und Materialien

Alle während dieser Studie generierten oder analysierten Daten sind in diesem veröffentlichten Artikel enthalten.

Abkürzungen

ADC:

Analog-Digital-Wandler

BW:

Bandbreite

CT:

Continuous-Time

DR:

Dynamikbereich

DT:

Discrete-Time

ELD:

Excess-Loop-Delay

LTE-A:

Long-Term-Evolution Advanced

OSR:

Oversampling-Ratios

PM:

Phasenrand

UGBW:

Einheitverstärkungsbandbreite